第34卷第6期微電子學(xué)Vol. 34, No 62004年12月MicroelectronicsDec.2004文章編號:004-33652004)6063105自對準(zhǔn)硅化物工藝研究王大海2,萬春明,徐秋霞1.長春理工大學(xué),吉林長春13021;2,中國科學(xué)院微電子研究所,北京10009)摘要:對適用于深亞微米CMOS器件的各種自對準(zhǔn)硅化物工藝進(jìn)行了討論并對不同硅化物薄膜的特性進(jìn)行了分析。結(jié)果表明隨著大規(guī)模集成電路特征尺寸的不斷縮減及其對器件性能要求的不斷提高常規(guī)Ti和Co的自對準(zhǔn)硅化物工藝已經(jīng)不能滿足器件特征尺寸進(jìn)一步縮小的需要Ni的自對準(zhǔn)硅化物工藝可以很好地滿足超深亞微米及納米器件對硅化物的需求。關(guān)鍵詞:超深亞微米;CMOS器件;自對準(zhǔn)硅化物;納米器件;Ni自對準(zhǔn)硅化物中圖分類號:TN304.2+4文獻(xiàn)標(biāo)識碼:AAn Investigation into Different Salicide Process TechnologiesWANG Da-hai'2, WAN Chun-ming,XU Qiu-xiachun University of Science and Technochun Jilin 1300212. Institute of Microelectronics, The Chinese Academy of Sciences, Beiing, 100029, P.R. ChinaDifferent self-aligned silicide technologies for sub-micron CMOS VLSI s have been investigated intensivelyCharacteristics of different silicide films have been analyzed. It has been shown that, with the ever shrinking feature size inVLSIs and the increasing demand on device performances the conventional Ti sicilide and Co sicilide could no longermeet the requirement for deep sub-micron CMOS VLSI applications while Ni silicide technology is applicable for very-orultra-deep sub-micron CMOS VLSI, and even nano-devices by improving NiSi salicide process.Key words: Ultra deep sub-micron; CMOS device; Self-aligned silicide; Nano-device Ni salicideEEACC: 2520M質(zhì)量的自鈍化層,以防止多晶硅中雜質(zhì)的揮發(fā);并引言且硅化物/摻雜多晶硅復(fù)合柵結(jié)構(gòu)具有良好的工藝兼容性保持了多晶硅與二氧化硅之間良好的界面,在超大規(guī)模集成電路中隨著電路規(guī)模的不斷因而得到了廣泛的硏究。擴(kuò)大和器件特征尺寸的不斷減小互連線電阻對電隨著工藝技術(shù)的不斷進(jìn)步,1960年代首次提路性能的影響變得愈發(fā)重要。重?fù)诫s的多晶硅由于岀將硅化物用于硅接觸孔以降低因接觸孔尺寸變自身雜質(zhì)固溶度的限制,使電路的RC延遲時間變小、表面活性雜質(zhì)濃度降低而導(dǎo)致的接觸電阻的增長從而限制了特征尺寸的進(jìn)一步減小。為了克服加。在這種情況下硅化物采用金屬與硅襯底熱反這一限制發(fā)展了低電阻率的難熔金屬硅化物及其應(yīng)的方法生成。當(dāng)器件尺寸進(jìn)一步減小到深亞微米互連技術(shù)。金屬硅化物最初應(yīng)用到柵上有兩種方階段時, MOSFET寄生串聯(lián)電阻成為器件性能進(jìn)·法:一種是將金屬硅化物直接用作柵互連材料楿代步提高的障礙。MOSF寄生串聯(lián)電阻主要由接觸重?fù)诫s多晶硅31另一種是采用硅化物/摻雜多晶電阻中國煤化工且和電流積累電阻4部硅復(fù)合柵結(jié)構(gòu) Polycide)7。后者由于硅化物下分組CNMHG/漏及多晶硅柵的接觸面的多晶硅原子在高溫氧化氣氛中可以迅速穿過硅電阻和薄層電阻對器件性能的影響硅化物自對準(zhǔn)化物并在其表面形成氧化層從而比較容易形成高工藝應(yīng)運(yùn)而生。硅化物自對準(zhǔn)工藝不僅同時降低了收稿日期2鞠據(jù);定稿日期200-12-15632王大海等:自對準(zhǔn)硅化物工藝研究年多晶硅和源/漏區(qū)的薄層電阻和接觸電阻提高了連阻不斷升高當(dāng)線寬<0.1μm時由于凝聚效應(yīng)使線能力而且簡化了工藝。目前T和Co的自對準(zhǔn)連線電阻進(jìn)一步急劇升高硅化物工藝技術(shù)已經(jīng)實(shí)現(xiàn)了量產(chǎn)化。但是隨著器TiSi,薄膜的方塊電阻可通過一個簡單的模型件尺寸的不斷縮減常規(guī)的Ti和Co自對準(zhǔn)硅化物來計(jì)算在線寬為0.4μn(與較低的C4相的工藝技術(shù)已經(jīng)不能滿足器件性能的要求。此時Ni晶粒尺寸可以比較)時,認(rèn)為C54相的晶粒和C49的自對準(zhǔn)硅化物工藝也就應(yīng)運(yùn)而生相的晶粒是串聯(lián)起來的這是因?yàn)榇藭r在線條上只本文重點(diǎn)討論了適用于深亞微米CMOS器件的有C54相和C49相的晶?；蛘逤54相的晶粒完全各種Ti、CoNi)自對準(zhǔn)硅化物工藝對不同的硅化占據(jù)線條或者完全被C49相的晶粒所占據(jù)在線物工藝及硅化物薄膜性能進(jìn)行了對比和分析。寬大于0.4μm(即大于較低的C54相晶粒尺寸)時C54相的晶粒和C49相的晶粒是并聯(lián)起來的在2實(shí)驗(yàn)線寬大于10μn即遠(yuǎn)遠(yuǎn)大于較低的C54相晶粒尺寸)時在線條上只有C54相的晶粒;在線寬小于利用磁控管平面濺射臺進(jìn)行不同金屬薄膜和不0.1μn即遠(yuǎn)遠(yuǎn)小于較高的C49相晶粒尺寸)時在同厚度的濺射。襯底為不同摻雜類型As、B、P)和線條上只有C49相的晶粒。采用薄膜的電阻率對不同濃度的襯底硅片。濺射后的樣品通過快速熱退硅化物的薄膜電阻進(jìn)行了理論計(jì)算并考慮到串連火RTA和選擇性腐蝕進(jìn)行硅化物自對準(zhǔn)工藝并電阻要大于并聯(lián)電阻。結(jié)果發(fā)現(xiàn)在線寬大于0.2通過透射電子顯微锍TEM)電子衍射ED)能量m時理論計(jì)算值和實(shí)驗(yàn)測量值非常吻合洏在線散射ⅹ射線鐓EDX)XRⅨXX射線衍射)等表征手寬小于0.1μm時實(shí)驗(yàn)值明顯大于理論值。進(jìn)段對樣品進(jìn)行了表征。步的TEM和EDX分析表明有兩個方面的原因)TiSi,薄膜的熱生長動力學(xué)表明Si原子是主動擴(kuò)散3結(jié)果與討論源在TSi,薄膜的生長過程中,多晶硅柵條上的Si原子一方面與多晶硅柵條上的T金屬薄膜反應(yīng)生在深亞微米CMoS器件中硅化物的電阻率、耗成TiSi2薄膜洏在多晶硅柵條兩側(cè)的Si原子有可硅量、熱穩(wěn)定性以及所形成硅化物淺結(jié)的漏電是影能擴(kuò)散到側(cè)墻上盧側(cè)墻上的們金屬薄膜反應(yīng)生成響CMOS器件性能的主要方面。下面從這幾個方面TSi2薄膜,方面使形成在多晶硅柵條上的TiSi2對T、Co、Ni的自對準(zhǔn)硅化物工藝進(jìn)行討論。薄膜中間厚兩邊薄從而使TSi2薄膜的有效厚度減3.1不同硅化物薄膜的電阻率小結(jié)果造成TSi2薄膜的方塊電阻升高湯一方面3.1.1常規(guī)TS2薄膜的方塊電陽與線寬的關(guān)系容易產(chǎn)生橋連”和空洞現(xiàn)象11,即在側(cè)墻上也隨著線寬〔W)的減小,TS:薄膜的方塊電阻逐形成了硅化物薄膜和重?fù)诫s多晶硅在水平方向上的漸增大。在W≥1μm時rsi2薄膜的方塊電不連續(xù)。TEM的分析也證實(shí)了這一點(diǎn)。2)EDX分阻隨線寬的減小稍有增加但基本上沒有明顯變化;析表明硅化物溥膜晶粒間界區(qū)域的峰值比晶粒區(qū)在1μm≥W≥0.2μm時πisi薄膜的方塊電阻隨的小可能是由于此區(qū)域溥膜比較溥或此區(qū)域薄膜線寬的減小而明顯增加在W≤0.2μm時rSi23的密度比較低或此區(qū)域的硅化物溥膜形成不充分溥膜的方塊電阻隨線寬的減小而急劇增加。而引起的結(jié)果造成TiSi2溥膜的方塊電阻升高?？糡EM分析表明在1μm≥W≥0.2μm時r-慮以上兩個因素在線寬小于0.1μm時理論計(jì)算i2薄膜的方塊電阻隨線寬的減小而明顯增加是由值和實(shí)驗(yàn)值也比較吻合。于高阻態(tài)的C49相到低阻態(tài)的C54相的不完全轉(zhuǎn)對于B和P摻雜的樣品在線寬小于0.1m變所致即除C54相外還有C49相的存在。ED分時iSi,薄膜的方塊電阻的變化與As摻雜的樣品析表明大晶粒在0.4μm左右具有TSi2結(jié)構(gòu)而小基本中國煤化工≥0.2pm時,ris2薄晶粒在0.2μm左右具有Zs2結(jié)構(gòu)。當(dāng)0.2Hm≥膜的CNMH GAS摻雜的樣品基本W(wǎng)≥0.1μm時,Tis2薄膜完全由高阻態(tài)的C49相致只是其閾值線寬(TiSi2溥膜電阻開始增加時的組成。這是因?yàn)镃4相的成核發(fā)生在3個晶粒的交線寬)有所不同。P摻雜的樣品為2μmAs摻雜的叉處所以當(dāng)線寬<0.2μm時由于C54相成核極樣品為1.5μmB摻雜的樣品為1μm。這是由于其困難,專獎糈C49高阻態(tài)相的存在使連線電襯底的不同摻雜類型抑制了TSi2的相變而引起的。第6期王大海等:自對準(zhǔn)硅化物工藝研究6333.1.2NiSi薄膜的方塊電阻與退火溫度和線寬的斷縮小較少耗硅量的N相對于Co和們i來講具關(guān)系03H1有更大的優(yōu)勢,尤其是對于SOI器件而言,極其重隨著線寬的減小NiSi薄膜的方塊電阻有明顯要。減小的趨勢。TEM分析表明NiSi薄膜的晶粒尺寸100-ca至少比TiSi,薄膜的晶粒尺寸小一半以上并且隨著線寬的減小,晶粒有逐漸變大和側(cè)向生長變厚的趨勢”這顯然有利于NiSi薄膜方塊電阻的減小。另外NiSi薄膜的熱生長動力學(xué)表明,Ni原子是主動擴(kuò)散源在NiSi薄膜的生長過程中,多晶硅柵條2.22上的N原子一方面與多晶硅柵條反應(yīng)生成NiSi薄膜湯一方面在側(cè)墻上的N原子也可以擴(kuò)散到多晶硅柵條的兩端與其反應(yīng)生成NiSi薄膜,使在多晶硅柵條上形成中間薄兩邊厚的NiSi薄膜從而增圖1不同硅化物薄膜的耗硅量加Nsi薄膜的有效厚度相應(yīng)地,Nisi薄膜的方塊3.3不同硅化物薄膜的熱穩(wěn)定性電阻也得到減小批舉還大大降低了產(chǎn)生橋連”和在這三種硅化物中熱穩(wěn)定性最好的是TiSi,薄空洞”的幾率。TEM的分析也證實(shí)了這一點(diǎn)。并膜其次是CoSi,薄膜最后為NiSi薄膜。由于在且EDX分析表明NiSi薄膜的晶粒間界區(qū)域的峰NiSi薄膜的形成過程中有不同的相變過程只有溫值和晶粒區(qū)的基本一樣。這表明形成的NiSi薄膜度范圍在400~750°C時才可以形成唯一的NSi匕較致密和均勻,有利于NiSi薄膜方塊電阻的降相洏當(dāng)溫度高于750°C時會出現(xiàn)由NiSi相向高低對于不同的摻雜類型B、P、As)NiSi薄膜的方電阻率的NiSi,相的轉(zhuǎn)變從而引起薄膜方塊電阻塊電阻基本上沒有太大的變化。具體為上層N的增加。目前改善NiSi薄膜熱穩(wěn)定性的方法主要金屬薄膜的厚度大于20m時不同摻雜類型的Ni有兩種。一種是利用注入N,來改善NiSi薄膜的品Si薄膜方塊電阻基本上保持一致方塊電阻在2~4質(zhì)6N2注入是在N薄膜的濺射前進(jìn)行的注入而當(dāng)上層N金屬薄膜的厚度小于20m時,后利用RTA對雜質(zhì)進(jìn)行激活。SNS分析表明注不同摻雜類型的NiSi薄膜方塊電阻有微小的變化入的N’主要分布在NiSi晶界的周圍有助于改變(P摻雜的最大As次之、B最小)因此隨著Ni晶界的能量而且注入的N2也可以和N或S反薄膜厚度的減小不同的襯底類型對硅化物方塊電應(yīng)生成氮化物而改變界面能從而抑制和延遲成團(tuán)阻的影響明顯增強(qiáng)。造成這一現(xiàn)象的原因是N在效應(yīng)( agglomeration)提高NSi溥膜的熱穩(wěn)定性。不同的雜質(zhì)中的擴(kuò)散運(yùn)動和所發(fā)生的反應(yīng)有所不另一種是利用N(P)合金來改善NSi薄膜的品質(zhì)。由于NiSi,的形成過程實(shí)際上是一個晶核控常規(guī)Cos2薄膜的方塊電阻與線寬的關(guān)系基本制過程當(dāng)反應(yīng)Nsi+Si→Nsi2)的自由能改變量上與NiSi薄膜的近似。隨著線寬的減小薄層電阻G不能與界面能的增加量(主要是由于新相物質(zhì)有所下降(在一定的溫度和金屬薄膜厚度的情況的形成A=0ws2s+Ns2Ms-Ns)相平衡時下)。在不同襯底摻雜類型的情況下CoSi2薄膜的這種晶核控制反應(yīng)便可以發(fā)生。晶核的有效激活能方塊電阻也沒有明顯的變化。AG*正比于△G3/△G2。Pt的摻雜有利于Aa的增加3.2不同硅化物薄膜的耗硅量1和ΔG的減小從而提高晶核的有效激活能ΔG使硅化物薄膜形成時所消耗的S量是衡量硅化成核的數(shù)量下降降低NiSi,的形成幾率從而提高物薄膜性能的重要參數(shù),它將直接影響硅化物淺結(jié)NiSi中國煤化工的結(jié)深和漏電進(jìn)而影響整個器件的性能。CNMHG阻在溫度為400~600圖1給出不同硅化物薄膜Tisi、CoSi2、Nisi)的°C之間的變化是比較穩(wěn)定的。但是隨著溫度上升耗硅量。從理論上講每單位厚度的金屬薄膜C到700~800°C時對于小于20mm厚的N薄膜來所消耗的硅最多,Ii次之,Ni最少,分別為3.61說其方塊電阻迅速增大即出現(xiàn)了由Nisi向NiSi2Co)2.2擁們1.8(Ni)隨著器件尺寸的不相的轉(zhuǎn)變。對于厚度大于30mm的N薄膜來說其634王大海等:自對準(zhǔn)硅化物工藝研究年方塊電阻在這個溫度范圍變化不大直到800°C以對于CoSi,薄膜所形成淺結(jié)的漏電,有很多原上時才出現(xiàn)了由NiSi向NiSi2相的轉(zhuǎn)變。并且隨因19:0其中最常見的為在硅化物形成過程中CoS著線寬的減小無論是小于20m的N薄膜還是i尖峰所引起的漏電2。研究發(fā)現(xiàn)即使采用相同大于30m的Ni薄膜NSi向Nsi2相的轉(zhuǎn)變溫度的工藝不同批次Cosi2的二極管其漏電也有很大都下降到650~700°C之間。目前還沒有明確充分的不同。因此在研究漏電的過程中統(tǒng)計(jì)分析尤其的理論來解釋這種現(xiàn)象。重要。實(shí)驗(yàn)發(fā)現(xiàn)漏電與結(jié)的周長沒有很大的關(guān)系,3.4不同硅化物形成的淺結(jié)的漏電機(jī)理分析與而與結(jié)的面積有很大的關(guān)系。這說明漏電流是在改善結(jié)的面上產(chǎn)生的。研究發(fā)現(xiàn),半徑為300μm的結(jié)對Tsi溥膜形成的淺結(jié)進(jìn)行的漏電分析發(fā)有很大的漏電與沒有硅化物的結(jié)相比);當(dāng)半徑減現(xiàn)3對于pn淺結(jié)硅化物形成前后的二極管的小到100m時大約有50%的結(jié)的漏電減小到?jīng)]反向μⅣ特性基本是一樣的而對于n'p淺結(jié)硅化有硅化物的結(jié)的水平;當(dāng)半徑減小到50μm時大物形成前后的二極管的反向V特性有明顯的不約有80%的結(jié)漏電減小到?jīng)]有硅化物的結(jié)的水平。同硅化物形成后的二極管漏電要比未形成硅化物這個結(jié)果表明漏電流并不是均勻地流過整個結(jié)面時的漏電大兩個數(shù)量級。這表明在硅化物形成的積而是通過很多固定的點(diǎn)而這些點(diǎn)是隨機(jī)的分布過程中在結(jié)附近產(chǎn)生了大量的陷阱中心。然而由在結(jié)的附近?；谏厦娴慕Y(jié)論可以設(shè)想如下的漏于反向漏電隨著所加的電壓呈指數(shù)增長的規(guī)律因電模式引起漏電流的缺陷點(diǎn)隨機(jī)分布在襯底上在此根據(jù)V曲線很難判斷出漏電產(chǎn)生的機(jī)理。進(jìn)此襯底上制備大、中、小面積的結(jié)?？梢悦黠@地看步的研究發(fā)現(xiàn)在低溫區(qū)域(300K)附近無論硅出大面積的結(jié)上有較多的缺陷點(diǎn)大約有25%的化物是否形成所有二極管的激活能都小于E/2中面積結(jié)上沒有缺陷點(diǎn)而小面積結(jié)占到了8%。E。為硅的禁帶寬度〉由于產(chǎn)生漏電流的雜質(zhì)的研究發(fā)現(xiàn)不同的RTA工藝引起漏電流強(qiáng)烈的變激活能在理論上應(yīng)該接近于E在擴(kuò)散機(jī)制中)或化。在RTA溫度由400°C升高到950°C的過程接近于E2(在復(fù)合機(jī)制中)因此在低溫區(qū)域,中漏電流的變化為在400~450°C的過程中漏電漏電流是由于產(chǎn)生或復(fù)合以及其它造成電場增強(qiáng)的流不斷增加在450°C時達(dá)到最大值隨后漏電流工藝所引|起的。而在高溫區(qū)域(500K)附近硅化逐漸減小在溫度為850°C時達(dá)到最小溫度再升物形成前的激活能接近于E對于面二極管尤其明高漏電流開始增加。TEM分析發(fā)現(xiàn)在400~450顯)而硅化物形成后的激活能明顯小于E(對于"C過程中位于硅化物和襯底硅界面處的Co,尖n'p淺結(jié)〉激活能的減小證明了硅化物過程在n峰逐漸長大,在450°C時達(dá)到最大值(20~100p淺結(jié)處產(chǎn)生了大量額外的淺能級。而對于線形二mm)這么長的尖峰足以穿透淺結(jié)而引起最大的極管在所有的溫度范圍無論是否硅化激活能都漏電流。XRD表明,在450°C時,這些尖峰為小于E。這主要是由于位于表面邊界處的陷阱在Co2Si。以后隨著溫度的升高尖峰漸漸變小在線形二極管中的作用更加明顯。研究發(fā)現(xiàn)對于800°C時完全消失硅化物和襯底硅界面非常光n淺結(jié)硅化物形成前后的二極管其正向l-特性滑。這與漏電流的變化規(guī)律是相符的。而在900°基本是一樣的對于面二極管和線形二極管理想因C以上時漏電流的增加主要是由于在如此高溫下子分別為1.04和1.41。這表明,正向電流主要為CoSi,薄膜開始熔化使Co原子偶然擴(kuò)散到Si襯底擴(kuò)散電流并且在硅化物形成后有一部分的復(fù)合電中所引起的。SIMS曲線也證明了這一點(diǎn)。并且此流。而對亍n'p淺結(jié)硅化物形成前后的二極管的時的漏電流不再依賴于結(jié)的面積。因此在低于正向μV特性有明顯的不同,在沒有硅化物的二極850°C時的漏電流是由于CoSi尖峰所引起的而管中對于面二極管和線形二極管理想因子分別為在900°C以上的漏申流則是由于Co原子的擴(kuò)散而1.06和1.37與pn結(jié)相近。然而對于形成硅化引起中國煤化工溫度優(yōu)化設(shè)在800°C物的二極管其面二極管和線形二極管的理想因子和CNMHG幾乎是一樣的,為1.07。這表明,正向電流主要為對于NiSi薄膜所形成淺結(jié)的漏電主要有兩種擴(kuò)散電流并且要比沒有形成硅化物的大3個數(shù)量原因在700°C或700°C以上的熱退火工藝在級。研究發(fā)現(xiàn)這主要是由于金屬T或TiSi2穿透淺結(jié)處形成了肖特基接觸212.在硅化物的形成過結(jié)并和襯低癤骨特基接觸而引起的。程中硅化物和襯底的界面氧化21第6期王大海等:自對準(zhǔn)硅化物工藝研究635Lf Ni-Salicide( Ni-self-aligned-silicidation )is [2 Mochizuki T, Tsujimara T, Kashiwagi M, et al. Film中性能較好的二極管的正向電流主要是由P或properties of MoSi, and their application to self-alignedMOSFET[J I IEEE Trans Elec Dev, 1980N區(qū)的載流子擴(kuò)散所引起的洏性能較差的二極管27(8):1431-1435的正向電流和反向電流則主要是由于NiSi薄膜偶[3] Schwade u, Neppl F, Tacos e-P.Tasi2 gate forⅥS然地滲透P或N區(qū)而到達(dá)N或P區(qū)形成肖特CMOS circuits[j]. IEEE Trans Elec Dev, 1984, 31基接觸而引起的。研究還發(fā)現(xiàn)飽和電流并不是復(fù)【4] Tsai M-Y, Chao H-H, Ephrath L-M,etat. One-micron合電流,這是因?yàn)?一方面,盡管理想因子明顯高olycide( WSi, on poly-si) MOSFET technology [J]. J(1.12~1.13)但卻遠(yuǎn)遠(yuǎn)小于2;另一方面在正向Electrochem Soc,1981,128(10):2207-2214.電壓增加到串聯(lián)電阻效應(yīng)非常明顯時理想因子仍[5] Fukumoto M, Shinohara A, Okada S, et al. A new MeSi,/ thin poly-Si gate process technology without dielectric然保持常數(shù)。而對于有明顯復(fù)合電流的二極管來degradation of a gate oxide[J]. IEEE Trans Elec Dev說其正向V曲線有兩個明顯的理想因子在低壓984,31(10):1432-1439區(qū)的值大于1而在高壓區(qū)的值接近于1。由此可以[6] Murarka s-P, Raster D-B, Sinha A-K,etal. Refractorysilicides of titanium and tantalum for low-resistivity gates看岀性能較差的二極管在正向偏壓下復(fù)合電流and interconnects[ J EEE Trans Elec Dev, 1980, 27不是主要電流。對于性能較差的二極管在0.5(8):1409-1417的反向電壓下其飽和電流和反向電流的活化能為[7] Wang K-l, Holloway T-C, Pinizzotto R-F,etalposite TiSi,/n poly-Si low-resistivity gate electrode and0.62~0.58eV理想勢壘高度為0.67~0.64eV沅interconnect for VLSI device technology[J] IEEE J Sol小于Si的能帶寬度(1.12eV)但非常接近NiSi/n-Sta Cire,1982,172):177-183Si的勢壘高度(0.65eV)。這也證明了肖特基接觸[8] Ng K-K, Lynch W-T. Analysis of thependent series resistance on MOSFETs[J]. IEEE是二極管性能變壞的主要原因。實(shí)際上在高反向Trans elec dev,1986,33(7):965-972電壓下二極管的反向電流主要是由隧道電流引起[9]NgKK, Lynch W-T. The impact of intrinsic series re-的。這是因?yàn)閘/7與E曲線的陡度遠(yuǎn)大于理論stance on MOSFET scaling[ J IEEE Trans Elec Dev1987,34(3):503-511值溫度對反向V特性的影響也進(jìn)一步證明了上[10] Ohguro t, Nakamura s, koike m,etal. Analysis of re述結(jié)論sistance behavior Ti- and Ni-salicided polysilicon films[J] IEEE Trans Elec Dev, 1994, 42( 12): 2305-2317可以通過以下方法來減小漏電流利用TN覆[1 J Lasky j-B, Nakos J-S, Cain o-J,etal. Comparison of蓋2、N摻雜2、m31覆蓋所有這些方法都是用transformation to low-resistivity phase and agglomeration覆蓋層或摻入的雜質(zhì)來抑制表面氧化并抑制表面of TiSi, and CoSi[ J I IEEE Trans Elec Dev, 1991, 38的粗糙以減小漏電流。(2):262259[12 J Mendicino M-A, Seebauer E-G. Kinetics of salicide con-tact formation for thin-film SOI transistors[J] J Electro4結(jié)論chem Soc,1995,1429(2):L28-L30[13 Morimoto T, Ohguro T, Momoose S, et al. Self-aligned討論了適用于深亞微米CMOS器件的幾種自對nickel-mono-silicide technology for high-speed deep sub-準(zhǔn)硅化物T、Co、Ni)工藝并對不同的硅化物工藝micrometer logic CMOS ULSI J ] IEEE Trans Elec及硅化物薄膜性能進(jìn)行了對比和分析。結(jié)果表明,Dev,1995,42(2):915-922隨著器件特征尺寸的縮減常規(guī)Ti和Co的自對[14]XuDX, Das S-R Peters C-J,eta. Material aspects ofnickel silicide for ULSI applications[J]. Thin Solid硅化物已經(jīng)不能滿足器件性能的要求。Ni的自對Fim,1998,326(1-2):143-150準(zhǔn)硅化物由于具有一系列的優(yōu)點(diǎn)而成為T和Co的[15] Chen j, Colinge J-P Flandre D,etal. Comparison of Ti自對準(zhǔn)硅化物有力的競爭者。Ni的自對準(zhǔn)硅化物Si Cosi, and NiSi for thin-film-silicon-on-insulator不但可以滿足器件進(jìn)一步縮小到超深亞微米的需plications[J]. J Electrochem Soc, 1997, 144(7要而且可以滿足器件進(jìn)一步縮減到納米范圍的需437-2442[161要中國煤化工kD,ea, mproved Nisi-silicide n/sub2//sup"/imCN MH GEE Trans Elec dey lett參考文獻(xiàn)2000,21(12):566-568[1] Saraswat K-C, Boors P-L, Fair J-A, et al. Properties of 17 Lee P-S, Pey K-L, Mangelinck D, et al. New salicidalow-pressure CVD tungsten silicide for MOS VISI intertion technology with Ni( Pt)alloy for MOSFETs[ J]巖數(shù)據(jù)IEEE Trans Elec Dev, 1983, 30(11)IEEE Trans Elec Dev Lett 2001, 22( 12): 568-5701497(下轉(zhuǎn)第639頁)第6期湯仙明等:CMOS/SO64 KB SRAM抗ESD實(shí)驗(yàn)639片的抗ESD性能要比5H片和H片好。4S片在2路抗ESD能力要比體硅差但是我們通過采用柵000ⅴ應(yīng)力之后所有管腳都完好而5H片在1500控二極管結(jié)構(gòu)和適當(dāng)?shù)南蘖麟娮杞M成的保護(hù)電路Ⅴ應(yīng)力之后就有管腳失效。另外S-3片和H-1片也能夠獲得可以讓人接受的抗ESD性能而且并不同樣在1500V下δ-3片的失效管腳數(shù)要比H-片需要增加額外的工藝步驟和掩膜版。少得多。3.3討論參考文獻(xiàn)為了解決實(shí)驗(yàn)中岀現(xiàn)的限流電阻被燒毀的問[1]考林基JP.SOI技術(shù)—1世紀(jì)的硅集成電路技術(shù)題我們在工藝上做了些改進(jìn)在P+電阻上面做了[M]北京科學(xué)出版社1993硅化物使其電阻值變小S片和H片是沒有做硅化[2] Chan s, Yuen SS, Ma zj et al.EsDr物而4S片和5H片是做過硅化物的。H-1片在protection schemes in SOI CMOS output1500ⅴ應(yīng)力之后所有的輸入端都被打壞了原因就IEEE Trans Elec Dev 1995, 42(10): 1816-1820是限流電阻被燒毀而5H135片在1500應(yīng)力之[31張興石通遺敝,高速CM0O電路輸入保護(hù)網(wǎng)后輸入端都是好的。S片和5S片的情況也一樣S(1):41443片在1500V應(yīng)力之后部分輸入端的限流電阻被[4] Voldman S,Assadera, Mandelman J et al.cMos打斷了而4S9片在2000V應(yīng)力之后輸入端都是on-SOI ESD protection networks[ J]. J Electrostatic好的。另外從實(shí)驗(yàn)結(jié)果上我們發(fā)現(xiàn)硅膜越厚電1998,42(4):333-350.路抗ESD能力就越強(qiáng)。但是由于SOI本身特性的[5]王穎·MOS集成電路ESD保護(hù)技術(shù)研究J↓微電子要求硅膜厚度會影響到SOI其它方面的特性需要技術(shù),2002,301):2428折中考慮。所以這個并不能作為提高電路抗ESD能力的途徑。作者簡介湯仙眼1979-)江蘇溧陽人由于用的材料是SOI電源和地之間沒有寄生碩士研究生主要研究方向?yàn)?SOI ESD保的二極管因此使電源和地之間的抗FSD能力比護(hù)電路較弱影響了整個電路的抗ESD能力。4結(jié)論雖然由于SOI本身的材料結(jié)構(gòu)原因使SOI電,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,上接第635頁)ded n-type diffused layers and its improvement[ A ] Ext[18] Lee H-D. Characteriaztion of shallow silicided junctionAbstr SSDM[ C 1993. 192.for sub-quarter micron ULSI technology extraction of sili- 23 Hou T-H, Lei T-F, Chao T-S. Improvement of juncticnidation induced schottky contact area[J ] IEEE Transleakage of nickel silicided junction by a Ti-capping layerElec dey,2000,47(2):762-76[JI IEEE Trans Elec Dev Lett, 1999, 20( 11): 572[19 Kang W-T, Kim J-S, Lee K-Y, et al. The leakage current improvement in an ultrashallow junction NMOS with 24 Ohguro T, Nakamura S, Morifuji E, et al. NitrogenCo silicided source and drain[ J I IEEE Trans Elec DevLett,2000,21(1):9-11.CMOS salicide[ A IEDM[ C] 1995. 453-45620 Choi C-J, Seong T-Y, Lee K-M, et al. Abnormal jundtion profile of silicided p/n shallow junctions a leakagemechanism[J]. IEEE Trans Elec Dev Lett, 2002, 23中國煤化工-)男漢族)河4):188-190CNMHG1999年畢業(yè)于21 Goto K-I, Fushida A, Watanabe J, et al. A new leakage長春埋⊥大字獲⊥字字士學(xué)位主要從事mechanism of Co salicide and optimized process condition深亞微米 CMOS VISI技術(shù)和納米器件的[JI IEEE Trans Elec Dev, 1999, 461): 117-124研究。22 Ohguro T, Moromoto T, Ushiku Y, et al. Analysis of e-m而數(shù)據(jù) junction leakage current in nickel-silici-