技術(shù)縱橫TECHNICAL FEATURE設(shè)計質(zhì)量及其對設(shè)計收斂的影響在設(shè)計早期采取步驟保證質(zhì)量，可以加快收斂，避免做出失敗的硅片。作者: Piyush Sancheti, Atrenta公司;Sanjay Churiwala, Atrenta公司;Rob Knoth, Magma Design Automation公司關(guān)鍵字: RFL設(shè)計收斂、網(wǎng)表分析oC (系統(tǒng)單芯片)設(shè)計的成本持續(xù)飛漲，-個典型SoC設(shè)計開始于- 一個RTL (寄存器傳輸市場窗口不斷縮減，而設(shè)計的復(fù)雜性卻-直級) 描述，它表述了用戶的意圖，以及一 -組驅(qū)動實現(xiàn)的S以指數(shù)級增長。這些挑戰(zhàn)只是SoC設(shè)計者要設(shè)計約束。 設(shè)計團(tuán)隊首先要驗證RTL.通過仿真與形式面對的問題之一。 為防u止:出現(xiàn)大的麻煩，驗證，查看功能意圖的正確性。然后，設(shè)計就進(jìn)入了一設(shè)計者必須確保SoC實現(xiàn)設(shè)計收斂，包括滿足某些重要系列實現(xiàn)步驟， 包括綜合與布局布線，最終生成一.個日標(biāo)，如性能、功耗與面積。然而，設(shè)計收斂的目標(biāo)通GDSII (圖形設(shè)計系統(tǒng)11)布局，用干硅片的制造。新設(shè)常會互相沖突。設(shè)計者必須不斷在各個因素之間作出折計以及 相關(guān)約束的質(zhì)量對設(shè)計者獲得收斂的能力有很大中，確保設(shè)計處于最終用戶應(yīng)用的需求范圍內(nèi)。影響。不過，您可以在RTL開始時以及整個實現(xiàn)過程中采用一系列設(shè)計質(zhì)量量度，即在一個RTL至GD5II實現(xiàn)流mL LDBRAMCONSTRANIS的一體化五個階段中，關(guān)注些質(zhì)量標(biāo)準(zhǔn)，從而減少這EPESINMEDSATL OLALTYT |個過程的困難(圖1) 。這個概念還可以擴(kuò)展到實現(xiàn)的RTLIMPORT其它階段，或?qū)⑵溆糜谄渌鞒蹋ňC合前的RTL質(zhì).CLOCKGATING量:綜合后、掃描后的網(wǎng)表質(zhì)量:時序后的網(wǎng)表質(zhì)最:●MACROCELL MAPPING布局后的網(wǎng)表質(zhì)量:或布線后的網(wǎng)表質(zhì)量等。SYNTHESISOPTIMIZATONSCAN NSERTIONDFT ANALYSIS綜合前RTL質(zhì)量業(yè)POATSCANIMETLISTOUUIYO先天不良的SoC設(shè)計通常無法獲得收斂。設(shè)計在POOTEMNORELATOULTYRTL階段的質(zhì)量標(biāo)準(zhǔn)對設(shè)計成功收斂與可用硅片起著決IOPANINGESS定性的作用。- .且完成了設(shè)計的綜合，就要在很大程度CaCPCEMENTRACECOOXKTREE SYTMESS上凍結(jié)設(shè)計意圖，因此限制了修正RTL中內(nèi)在設(shè)計質(zhì)量ROUTEFIXHOLD問題的靈活性。SHOPRVENROUTING: METALSLOTANDFLL中國煤化工最終市場，以平攤昂FINALCHIPASSEMBELY貴的HC NMH G個變型，通過更新與.升級存活多代。這種情況尤多見于消費(fèi)電子與汽車芯片中，制造商80%以上的設(shè)計實現(xiàn)是采用重用方法。未來圖1，一個典型的SoC實現(xiàn)流程應(yīng)包含質(zhì)量步驟。幾代的設(shè)計叮以重用為現(xiàn)有設(shè)計創(chuàng)建的RTL,因此上市，52 I EONRH術(shù)2010.10www.EDNChina.com技術(shù)縱橫TECHNICAL FEATURE壽命就要長F現(xiàn)有設(shè)計。另外。還必須考慮商用第三方多種類型。 從多觸發(fā)器同步器到-一些更奇異的方法， 如IP (智能產(chǎn)權(quán))，如處理器。數(shù)字信號處理塊，以及總帶握 手的FIFO (先人先出)級沖器。重要的是防止數(shù)據(jù)線結(jié)構(gòu)，還有接口IP，包括以太網(wǎng)、USB (通用串行總損失以及同步后信號的再會聚，以確?？煽康男阅?。必線)，以及PCI (外設(shè)部件互連)，SoC團(tuán)隊通常將此IP須將 那些已置為無效的復(fù)位與時鐘域作同步,即使它們用在RTL中。是異步的。鑒于上述原因，必須確保進(jìn)人綜合的RTL與約束的不僅應(yīng)確保同步器正確放在了交叉位置，而且還質(zhì)量。設(shè)計團(tuán)隊一般采用仿真與形式驗證，專注于功能要確保正確地實現(xiàn)了協(xié)議。例如，F(xiàn)IFO不應(yīng)有上溢的正確性，但在實現(xiàn)的可行性以及RTL整體質(zhì)量方面下(overflow)或下溢(underflow) ，并且必須在-個握一些功夫，也可能對加快設(shè)計收斂大有幫助。設(shè)計團(tuán)隊手機(jī)制中的請求與響應(yīng)之間，實現(xiàn)正確的順序。功能仿可以通過對RTL與設(shè)計約束的一系列分析， 實現(xiàn)這種質(zhì)真 也許并不能檢測出時鐘域的交又問題.除非驗證工程量標(biāo)準(zhǔn)。師能為每種交叉創(chuàng)建專門的測試平臺情景，這對有數(shù)干個此類交叉的設(shè)計來說是一-個令人生畏的工作。必須采結(jié)構(gòu)與連接的完整性用結(jié)構(gòu)分析與形式驗證技術(shù)，對時鐘域交叉作詳盡的分RTL linting 可以清除語法與語義問題，確保與代碼析與驗證。標(biāo)準(zhǔn)的符合性。不過，RTL設(shè)計者應(yīng)在此早期階段設(shè)法處理那些更嚴(yán)重的結(jié)構(gòu)與連接問題。如果這些問題留降低功耗置，則可能會在以后帶米更加嚴(yán)重的設(shè)計收斂問題。功耗已經(jīng)成為設(shè)計收斂的前沿問題，原因有多種，這些問題的例子包括電池壽命、散熱成本、可靠性，以及能源效率等。包括觸發(fā)器之間研究表明，一個設(shè)計功耗的80%以上決定因素在進(jìn)入綜過高的邏輯電平合的時間就出現(xiàn)了。因此，必須在設(shè)計流的早期解決電(圖2)、組合源管理問題， 可以采用結(jié)構(gòu)技術(shù)，如多電壓域、多電源圖2.觸發(fā)器之間的過多邏輯可能引循環(huán)、非有意鎖域以及動態(tài)電壓頻率縮放， 還有RTL技術(shù)，如時鐘與數(shù)發(fā)時序收斂問題。存、順序塊的阻 據(jù)門控。設(shè)計者必須在開始時評估設(shè)計的功耗，并根據(jù)塞分配、循環(huán)終設(shè)計的功率目標(biāo)，有選擇地采用這些技術(shù)。止條件中的變量或非常量、微感列表中的異步復(fù)位丟電壓與電源域為設(shè)計收斂增加了新的挑戰(zhàn)。在電壓失、沒有三態(tài)的多重驅(qū)動網(wǎng)表、尤驅(qū)動網(wǎng)表與端口，以城中， 關(guān)鍵是當(dāng)信號從一-種電壓城跨越到另一個電壓域及一個賦值的左右側(cè)不匹配等。盡管你可以在綜合階段時，要插人電平轉(zhuǎn)換器。同樣，對F那些在不使用時可或?qū)崿F(xiàn)的后段來檢查和改正- - 些或全部問題，但如能在能關(guān)斷的電源域，必須放置隔離單元，以確保無供電的任何工作進(jìn)入實現(xiàn)以前作修改，效率會更高。輸出不會懸空。這些懸空信號可能導(dǎo)致功能錯誤，或?qū)Φ氐母咝孤┞窂?。另外，還必須保證隔離單元的使能邏時鐘與復(fù)位輯處于永遠(yuǎn)供電的域.個典型的SoC都中。有些設(shè)計者是在會包含不同來源的異質(zhì)ownULRTL中插入電平轉(zhuǎn)換IP。于是，一只芯片上器與隔離邏輯，還有∞CxB-異步時鐘域的數(shù)量就急一些設(shè)計者是在CPF劇增加。一只芯片可能wGa: IEA (公共電源 格式)有20個以上的時鐘域。或UPF (統(tǒng)- -電源格必須確保這些時鐘與復(fù).E式)中獲取電源意位的正確設(shè)計。當(dāng)數(shù)據(jù)CAOCLA-中國煤化工圖，再通過下游的實信號要跨越異步時鐘域TY HCNMHG現(xiàn)工具作自動插入。時，必須對它們作同無論是哪種情況，設(shè)步，以防止出現(xiàn)亞穩(wěn)態(tài)圖3，在時鐘域交叉處可能出現(xiàn)亞穩(wěn)態(tài)問題(a),設(shè)計者一般采用其計者都必須確保在每(圖3)。時鐘同步器有它方 案解決這個問題(b)。個這類交叉處都放置54萬鼇櫸術(shù)2010.10www.EDNChina.com技術(shù)縱橫TECHNICAL FEATURE了電平轉(zhuǎn)換器與隔離邏輯單元。組合邏輯轉(zhuǎn)換所帶來的能源浪費(fèi)。計中的某些部分仍可能不可觀測和謹(jǐn)慎使用情況下，時鐘門控可列如， - -個N位乘法器輸人數(shù)據(jù)位的不可控制，可能要插入額外的測試以是一種有效的降低功耗技術(shù)。大到達(dá)時間是有區(qū)別的，適合作為數(shù)點(diǎn)。對RTL的測試覆蓋分析可能有助多數(shù)綜合工具可以自動在RTL中的據(jù)門控的候選者。即使結(jié)果一-直沒于確定在哪里布放額外測試點(diǎn)，以使能時鐘上插入門控。不過，并非有被使用，乘法器也不斷做乘法，及它們對測試覆蓋的最終影響。例所有時鐘門都能節(jié)電，尤其當(dāng)寄存直到兩個數(shù)據(jù)輸人的所有位均已到如，在一個設(shè)計中，增加12個測試器(如觸發(fā)器)幾乎總處于使能狀達(dá)。對于這種數(shù)據(jù)路徑密集型設(shè)計點(diǎn)可將測試覆蓋從不到94%增加到態(tài)，或者設(shè)計中只有少量門控寄存( 數(shù)字信號處理中經(jīng)常采用) .數(shù)98%以上(圖5)。如果你完全理解器時。這些情況下，增加門控邏輯據(jù)門控可能是一種有效的技0.99消耗的能量要大于時鐘門控所節(jié)省術(shù)。0.98的能量。過多的時鐘門控可能導(dǎo)致0.97時序收斂問題，以及布線擁塞。應(yīng)可測試的設(shè)計COVERAGE 0.96 FTEST有選擇地將時鐘門控用于對電源影設(shè)計對于固定型0.95響最大的地方。(stuck-at )故障模式和全速094對時鐘門控的RTL分析也有多(al-speed)故障模式都必須15方面的輔助作用。在RTL中，可以有高度的測試覆蓋， 尤其是NO. of TEST POINTS辨別出全局時鐘門控信號，它可以對消費(fèi)電子產(chǎn)品，它必須快圖5.少量額外測試點(diǎn)可以大增加測試覆蓋。門控整個設(shè)計或大型寄存器塊的時速地實現(xiàn)幾無缺陷的量產(chǎn)硅片。過了設(shè)計意圖，則在實現(xiàn)的后期階段鐘。對RTL的檢查還可以對明確的時去，設(shè)計團(tuán)隊是在綜合或更晚階段為RTL增加測試點(diǎn)更加簡單。鐘使能作出分析和排定優(yōu)先次序。作掃描鏈的拼接(stich) ，以及測在深亞微米設(shè)計中(90 nm及RTL設(shè)計者可根據(jù)其節(jié)能潛力，定義試覆蓋，然后使用ATPG (自動測試以下節(jié)點(diǎn))，設(shè)計者擔(dān)心的是在普這些使能，幫助減少那些節(jié)能成效類型生成) 工具，評估測試覆蓋。通時鐘速度下可能出現(xiàn)的轉(zhuǎn)換故很低或無功的使能。電源管理設(shè)計不過，在RTL上可以探測與校正大多障。stuck-al故障測試- -般使用慢的者還可以發(fā)現(xiàn)RTL設(shè)計者可能忽略的數(shù)可測試性問題，這樣設(shè)計最終將測試時鐘， 它檢測不到轉(zhuǎn)換故障。那些新的或隱含的時鐘門控機(jī)會。能滿足測試覆蓋的目標(biāo)。設(shè)計者必須在系統(tǒng)時鐘是測試時鐘另外，電源管理專家還可以針對智例如，獲得高stuck-al故障覆蓋的數(shù)倍時做at-speed測試。這個步驟能[ ]控時鐘綜合的實現(xiàn)，提出一些的關(guān)鍵是， 確保設(shè)計在掃描模式下為時序收斂更增加了一層復(fù)雜性。指導(dǎo)意見。的完全可控與可觀測。然而，RTL中al-speed測試也會 帶來功能收斂的挑RTL設(shè)計者有各種時鐘門控機(jī)的高stuck-at故障 覆蓋會遇到很多障戰(zhàn)，如當(dāng)多個異步時鐘域共享同.會(圖4)。電源設(shè)計者可以做類似礙， 包括那些看不到輸入以及輸出個測試時鐘時所出現(xiàn)的問題，它可不可控的不可掃描觸發(fā)器。內(nèi)部生能影響al-speed的測試覆蓋。 因此，COCXGAING Q.0o GATNG成控制信號的設(shè)i計是出現(xiàn)這種情況關(guān)鍵是評估RTL的at-speed測試覆EWBREA二曲caoOkGUING的最常見原因，如時鐘或異步設(shè)置蓋，修正那些潛在的功能與時序收/清除。不透明的鎖存是另一重要原斂問題。.Dh因，因為觀測不到它們的輸人，并DFT (可測試性設(shè)計)為IP重且.其輸出也是不可控的。大型存儲用帶來了獨(dú)特的挑戰(zhàn)。在前-一個設(shè)器與模擬、混合信號塊都有同樣的計中滿足測試覆蓋日標(biāo)的IP，對當(dāng)圖4.有著多種時鐘門控機(jī)會。麻煩，即無法觀測輸入，輸出不可。前設(shè)計卻可能失敗。 例如，如果IP的分析，以判別數(shù)據(jù)門控的機(jī)會，控。三態(tài)的使能端是不能中國煤化工:當(dāng)前設(shè)計中被固定這時是- .連串組合邏輯驅(qū)動一個使另外，組合的反饋回路tYHCNMHG的某些部分就可能能寄存器。如將施加給端子寄存測試性， 而在獲取模式下的測試模成為不可控的。 這個問題會影響SoC器的同一個使能用于組合邏輯的門式值也會限制可控性。的測試覆蓋。因此，在塊/IP級 和控，可以消除當(dāng)寄存器被禁用時，即使有RTL設(shè)計者的努力，設(shè)SoC級 都必須做測試覆蓋的分析。56 i EDN軒嫩t技術(shù) 2010.10www .EDNChina.comTECHNICAL FEATURE技術(shù)縱橫表1，對時序收斂的影響設(shè)計I虛假路徑數(shù)最差消極松弛I總消極松弛 機(jī)會數(shù)Block 1」無-5.462-16.37118426有額外的虛假路徑595-4.073-13.829119162影響-24.4%-15.5%[ 0.6% .Block2無-6.019-11.52277064圖8，當(dāng)在網(wǎng)表級組裝IP時，最好對[ 有額外的虛假路徑 1242-2.227-6.3977166[影響-63%-44.5%0.1%用戶定義節(jié)點(diǎn)之間做連接性檢查?？捎^測的。通過在Pin A與Pin B.之間候選者，進(jìn)行形式驗證:如果它確遲 與轉(zhuǎn)換的時間。此時，還必須刷建立一條路徑，就可以確保Pin A也定是虛假的或多路徑的，則應(yīng)將其新 和驗證對兩個關(guān)鍵區(qū)域的設(shè)計約是可觀測的。加到用于靜態(tài)時序分析的時序例外束。 首先，使用僅對設(shè)計初始輸入表中?？紤]對一個多媒體設(shè)計中兩的轉(zhuǎn) 換時間代替每個觸發(fā)器的假設(shè)個時序關(guān)鍵塊的時序分析結(jié)果(表轉(zhuǎn)換時間。 其次，將時鐘延遲設(shè)為時序后網(wǎng)表在時序后階段，必須確保設(shè)1)。當(dāng)從開始未能滿足時序的路徑傳播， 而不是設(shè)為一個用戶定義的計滿足時序要求，并從靜態(tài)時序分中找到額外的時序例外時，就大大網(wǎng)絡(luò)延遲。析開始探索時序違反問題。這是另改進(jìn) 了時序結(jié)果。而對門數(shù)量以及-個關(guān)鍵階段。如果設(shè)計的約束過面積的影響最小。布線后網(wǎng)表的分析多，或有不正確的約束，則其時序布線后網(wǎng)表分析是設(shè)計實現(xiàn)的收斂可能成為一- 個挑戰(zhàn)。其它問題布局后網(wǎng)表的分析最后階段，設(shè)計團(tuán)隊仍要在這里花費(fèi)的根源可能是結(jié)構(gòu)性缺陷，如組合在布局后分析階段，設(shè)計已進(jìn)大量時間和精力，實現(xiàn)時序、信號完循環(huán)、過高邏輯電平，或者塊與IP入了物理實現(xiàn)，做了物理綜合、布局整性、 可制造性、 電源完整性，以及存在著無寄存器輸出，所有這些都以及時鐘樹綜合。應(yīng)該對現(xiàn)已完全布- 系列物理效能。假設(shè)你遵循了較早應(yīng)在設(shè)計的較早期檢測到。局好的網(wǎng)表再作質(zhì)量檢查?，F(xiàn)在，你階段的質(zhì)量標(biāo)準(zhǔn)， 設(shè)計與約束均應(yīng)有時序例外可劃分兩大類:虛假對電源、面積.時序與測試覆蓋有了不錯的高質(zhì)量，應(yīng)專注于這些物理效路徑以及多周期路徑。兩個寄存器之一個更準(zhǔn)確的評估，可以將這個評估能。另外，還應(yīng)將大部分精力放在布間的虛假路徑是指在設(shè)計中不能感知與RTL獲得的評估結(jié)果作比較，以確局 與物理驗證、處理工藝的變動以及的路徑，或與時序收斂無關(guān)的路徑。定出可能有背離的那些塊。其它制造問題E.這個階段還將涉及另一方面，多周期路徑可能要花多個在這個階段還可以做更多的網(wǎng)對功率, 時序、可測試性以及片芯尺時鐘周期才能完成。除非在設(shè)計約束表質(zhì)量檢查，如懸浮腳或網(wǎng)絡(luò):接寸的最終簽核: 因此，最好重復(fù)早期中認(rèn)出了虛假路徑與多周期路徑，否至常量上的時鐘、片選、使能或復(fù)階段的質(zhì)量標(biāo)準(zhǔn)，將其作為最終簽核則靜態(tài)時序分析工具可確保所有路徑位腳:未使用的或禁用的單元:網(wǎng)的一部分。均為合適且單周期。表中無驅(qū)動或多重驅(qū)動的網(wǎng)絡(luò):過簡言之，一個設(shè)計及其相關(guān)一個不正確的時序例外可能載單元:無負(fù)載單元:浪費(fèi)的面積約束的質(zhì)量對設(shè)計收斂有很大的導(dǎo)致硅片中的一個關(guān)鍵性的時序故和電源:連接到特定網(wǎng)絡(luò)的管腳，影響。不過，你可以通過一系列障。另一方面，每個無法識別的時如三態(tài)、時鐘與復(fù)位:多于最大元質(zhì)量標(biāo)準(zhǔn)， 提高設(shè)計收斂的機(jī)序例外都是多余的，會造成時序收件數(shù)的掃描鏈網(wǎng)絡(luò):以及高泄漏路會。另外，重要的是在設(shè)計的早斂預(yù)算的浪費(fèi)。因此，尋找正確的徑或蛇行路徑。另外還應(yīng)檢查那些期階段采用這些大 多數(shù)標(biāo)準(zhǔn)，尤時序例外是一種精密的折中工作。連接到相同網(wǎng)絡(luò)的管腳是否有相同其是在RTL 上，此時能最好地理至少必須對使用的所有時序例外作的連接類。解用戶的意圖。對于設(shè)計質(zhì)量來形式驗證，確保它們的有效性。另在時鐘樹綜合以及中國煤化工流程中的后期，對一個可能加快時序收斂的步驟是尋定以前，應(yīng)在設(shè)計約束YHCNMHG響越小。如果從一找更多的時序例外，尤其是那些違定時鐘延遲與時鐘轉(zhuǎn)換速率的值。開始就獲得了設(shè)計目標(biāo)與質(zhì)量目反時序的路徑。應(yīng)將每個這種路徑不過，假設(shè)是在這個設(shè)計階段插入標(biāo)， 那么在實現(xiàn)期間只需要堅持作為可能的虛假路徑或多周期路徑時鐘樹，則現(xiàn)在正是計算和施加延到底就行了。 EDNwww.EDNChina.com2010.10 EDN好技術(shù)| 59