兵工自動化測控技術(shù).O. I. Automation2005年第24卷第5期Measurement and Control Technique2005, Vol. 24, No. 5文章編號: 1006- 1576 (2005) 05-0102 -01FPGA設(shè)計(jì)的優(yōu)化方法彭鄉(xiāng)琳，唐建(中國兵器工業(yè)第58研究所軍品部，四川綿陽621000)摘要:優(yōu)化FPGA設(shè)計(jì)，須對工作速度與使用面積綜合評價，并在二者中找到平衡點(diǎn)。速度優(yōu)化通過流水線設(shè)計(jì)、寄存器配平或關(guān)鍵路徑實(shí)現(xiàn)。面積優(yōu)化通過資源共享技術(shù)實(shí)現(xiàn)，并使用同步電路提高設(shè)計(jì)可靠性。關(guān)鍵詞: FPGA: 速度優(yōu)化;面積優(yōu)化;可靠性中圖分類號: TP273.1文獻(xiàn)標(biāo)識碼: AOptimization Method of FPGA DesignPENG Xiang-lin, TANG Jian(Dept. of Armament Products, No.58 Research Institute of China Ordnance Industry, Mianyang 621000, China)Abstract: In order to optimize the FPGA design, firstly, the work speed and usable floor space is estimated, and thebalance spot between them was found. The work speed is optimized through the pipelining design, register matching or keypath. The usable floor space is optimized by source sharing technique, and the reliability of design is improved by usingsynchronic circuit.Keywords: FPGA; Speed optimize; Area optimize; Reliability1引言塊延時大致相等的組合邏輯塊，并在這兩個邏輯塊FPGA具有設(shè)計(jì)靈活、性能高、速度快、成本中插入了觸發(fā)器，雖會增加等待時間，但可以提高低廉等優(yōu)勢。隨著設(shè)計(jì)復(fù)雜度、規(guī)模越來越大，設(shè)電路工作頻率，減少邏輯級。雖然引入附加寄存器計(jì)優(yōu)化越來越重要，故就FPGA優(yōu)化以探討。增加了功耗，但能減少毛剌如圖1。NPUT(組合邏輯)OUTIPUT2 FPGA原理目前，F(xiàn)PGA多采用自項(xiàng)而下設(shè)計(jì)方法，其核INPUT組合邏勢 _8RL 組合邏步OUTPUT心是采用HDL語言進(jìn)行功能描述，由邏輯綜合把CLRN行為(功能)描述轉(zhuǎn)換成某一特定FPGA/EPLD的時鐘工藝網(wǎng)表，送到廠商的布局布線器完成物理實(shí)現(xiàn)。圖1分割組合邏輯設(shè)計(jì)過程的每一環(huán)節(jié)，仿真器功能驗(yàn)證和門級仿真.(2)寄存器配平技術(shù)保證設(shè)計(jì)功能和時序的正確性。其設(shè)計(jì)綜合流.寄存器配平是通過配平寄存器之間的組合延程步驟為:①編寫HDL源代碼;②編譯成RTL時邏輯塊實(shí)現(xiàn)速度優(yōu)化如圖2。結(jié)構(gòu):③邏輯優(yōu)化:④映射至- -種特定芯片:⑤時序優(yōu)化;⑥布局;⑦布線。data紐合理橋)- _gRsp幽ou3 FPGA設(shè)計(jì)CLK在FPGA設(shè)計(jì)中，更快工作速度與更小使用面data-_8電金理輯)積是一對矛盾，要求設(shè)計(jì)者在設(shè)計(jì)中對二者進(jìn)行綜| CLRN合評價，找出平衡點(diǎn)。CLK"3.1 速度優(yōu)化圖2轉(zhuǎn)移組合 邏輯信號的延時對設(shè)計(jì)的影響，一是在電路中產(chǎn)生 .對于圖2.上半部分，兩個組合邏輯塊延時差別毛刺信號，使工作不可靠;二是信號延時太長，只過大， 導(dǎo)致總體工作頻率取決于第二個較大的組合能在低頻下工作?？稍诰幹艸DL源代碼時，使用并邏輯延時，使整體性能受限。將較大組合邏輯的部行設(shè)計(jì)，但這樣會導(dǎo)致較大的面積，可用流水線設(shè)分邏輯轉(zhuǎn)移到較小的組合邏輯中，消除速度瓶頸。計(jì)或寄存器配平方法，或編寫時間約束文件來進(jìn)行.(3)關(guān)鍵路徑速度優(yōu)化。中國煤化工經(jīng)過延時的最長邏(1)流水線設(shè)計(jì)輯路行MHCNMHG分析工具找出關(guān)鍵路在設(shè)計(jì)中將延時較大的組合邏輯塊切割成兩徑后，①在時間約束工具中對關(guān)鍵(下轉(zhuǎn)第106頁)收稿日期: 2005-04-04; 修回日期: 2005- 06-08作者簡介:彭鄉(xiāng)琳(1978-)，女，四川人，2000 年畢業(yè)于重慶大學(xué)，從事FPGA/CPLD設(shè)計(jì)研究。●102真工自動化軟件技術(shù)O. I. Automation2005年第24卷第5期Software Technique2005, Vol. 24, No.5JMAIL不會拋出例外錯誤，返回FALSE或TRUE基于ASP的企業(yè)電子郵件系統(tǒng)已經(jīng)在成都晉jmail.logging=true '啟用使用 日志林工業(yè)制造有限責(zé)任公司辦公自動化系統(tǒng)中使用并jmail.Charset = "GB2312"、郵件文字代碼為 簡體jmail.ContentType = "tex/htm!”'郵件 格式為HTML取得了良好的效果，界面如圖1.jmail.ServerAddress = mailaddress‘發(fā)送郵件的服務(wù)器jmail.AddRecipient Email '郵件的 收件人理jmail.SenderName = sender '郵件 發(fā)送者的姓名盟jmail.Sender= fromer '郵件 發(fā)送者的郵件地址jmail.Priority= 1‘郵件的緊急程序, 1-最快,5-最慢,3-默認(rèn)值jmail.Subject = subject '郵件的 標(biāo)題jmail.Body = content '郵件 的內(nèi)容‘未用密抄或抄送，屏蔽掉兩句，若需要應(yīng)恢復(fù)jmail.AddRecipientBCC Email '密 件收件人的地址'jmail.AddRecipientCC Email '郵件 抄送者的地址jmail.Execute() '執(zhí)行郵件 發(fā)送jmail.Close '關(guān) 閉郵件對象End Sub‘調(diào)用此Sub的例子Dim strSubject,strEmail,strMailAdress,strSender,strContent,strFromerstrSubject=“這是一封用JMAIL發(fā)送的測試郵件"strContent = "JMail組件發(fā)送測試成功! "strEmail = "ru:bing @ 58suo.com"圖1電子郵件 系統(tǒng)界面strFromer = "runbing @ 58suo.com"strMailAddress = "mail.58suo.com"參考文獻(xiàn):Call SendAction (strSubject,strMailaddress,strEmail,[1] Richard Anderson Chris Blexrud. Professional ActivestrSender,strContent,strFromer)Server Pages 3.0 [M].北京:機(jī)械工業(yè)出版社, 2001.[2]鐵成: Visual InterDev 開發(fā)指南[M].北京:清華大學(xué)出3結(jié)束語版社, 1999.******************************************************************************************(上接第102頁)路徑進(jìn)行約束， 減少關(guān)鍵路徑延位乘法器。時;②可修改HDL文件，用流水線技術(shù)、配平寄3.3提高設(shè)計(jì)可靠性存器、減少邏輯等方法減少關(guān)鍵路徑延時。毛刺信號由信號延時產(chǎn)生。要使設(shè)計(jì)可靠，就3.2面積優(yōu)化要盡量消除毛刺對設(shè)計(jì)結(jié)果的影響。因此，要盡量Sel-減少組合電路，多使用同步電路。由于全局時鐘在A0乘法器1B-整個芯片內(nèi)傳輸幾乎沒有延時，因此建議主時鐘盡28. Result量使用全局時鐘來同步。另外，不在觸發(fā)器的時鐘乘法器2"數(shù)據(jù)選擇器端使用組合電路，避免時鐘漂移。盡量不在觸發(fā)器圖3雙乘法器.的復(fù)位端使用組合電路，避免異常復(fù)位，解決的辦.Se法是復(fù)位信號經(jīng)同步后再用作復(fù)位信號。A)數(shù)據(jù)選擇器乘法器4結(jié)束語-ResultBFPGA的設(shè)計(jì)能實(shí)現(xiàn)設(shè)計(jì)重用。為了使設(shè)計(jì)在圖4單乘法器重用、升級時不必因?yàn)榻橘|(zhì)的改變產(chǎn)生毛刺而對設(shè)FPGA設(shè)計(jì)中，同一邏輯功能可用不同的HDL計(jì)進(jìn)行大的修改，在HDL設(shè)計(jì)時應(yīng)考慮設(shè)計(jì)的優(yōu)語句描述，但占用資源卻可能差別很大。面積優(yōu)化化和可靠性，充分利用EDA工具。有多種方法，如資源共享、邏輯優(yōu)化、串行化等，參老立獻(xiàn).其中資源共享使用較多。利用FPGA設(shè)計(jì)數(shù)字系統(tǒng)中國煤化工national Circuit [Z].時常遇到同一模塊需要反復(fù)被調(diào)用，使用資源共享技術(shù)能顯著優(yōu)化資源。如圖3先用乘法器得到乘2]MHCNMHGPGA設(shè)計(jì)應(yīng)用[EB/OL].3] Ken McElvain. 嵌入式綜合技術(shù)增強(qiáng)了高密度FPGA工積后，再用選擇器選擇輸出。而圖4先用選擇器選具性能[J].電子工程專輯, 2004, (5): 30.擇乘數(shù)，再用乘法器得到乘積輸出。節(jié)省了一個多[4] htp://www.FPGA.com.cn [EB/OL].●106.