第23卷第3期計(jì)算機(jī)輔助設(shè)計(jì)與圖形學(xué)學(xué)報(bào)Vol. 23 No. 32011 年3月Journal of Computer -Aided Design &. Computer GraphicsMar. 2011高速環(huán)形FIFO的設(shè)計(jì)彭瑤”，周端”，楊銀堂”，朱樟明”"(西安電子科技大學(xué)微電子研究所安710071)2)(西安電子科技大學(xué)計(jì)算機(jī)學(xué)院西安 710071)(xyyiei@163. com)摘要:針對(duì)全局異步局部同步系統(tǒng)中不同時(shí)鐘域間的通信問(wèn)題.提出一種可用于多核片上系統(tǒng)的環(huán)形FIFO.采用獨(dú)特的運(yùn)行協(xié)議和串并結(jié)合的數(shù)據(jù)傳輸萬(wàn)式以及保證通俏質(zhì)址的雙軌編碼方法,設(shè)計(jì)了一種新穎的FIFO體系結(jié)構(gòu),使其可支持不同寬度數(shù)據(jù)的發(fā)送和接收,保證數(shù)據(jù)的完整商速傳輸.在0. 18 pm標(biāo)準(zhǔn)CMOS工藝下,FIFO的傳輸延時(shí)為681 ps,每響應(yīng)一-個(gè)傳輸 請(qǐng)求的平均能耗為6. 45 pJ,可滿足多核片上系統(tǒng)和片上網(wǎng)絡(luò)芯片速度高、功耗低、魯櫸性強(qiáng)和重用性好的設(shè)計(jì)要求。關(guān)鍵詞:高速低功耗;不同時(shí)鐘域;FIFO;協(xié)議;全局異步局部同步中圈法分類號(hào): TN402Design for High-Speed Circular FIFOPeng Yao" , Zhou Duan2 , Yang Yintang” ，and Zhu Zhangming"1)( lnstitute of Microeletronics , Xidian Univerity, Xi'an 710071)2)(School of Computer Science and Technology, Xidian University, Xi'an 710071)Abstract: This paper proposes a novel circular FIFO used in multiprocessor system-on-chip (SoC) forthe data transfer between different time domains in globally asynchronous locally synchronoussystems. With the transmission mode combining both serial and parallel communication, data ofdifferent widths can be sent and received quickly by the circular FIFO handled under special operationprotocol. Meanwhile, the data integrity is ensured during the communication by the two-rail encodingtransfer manner. Based on SMIC 0. 18 μm CMOS technology , simulation results have shown that thedelay is 681ps with the average energy consumption of 6.45 pJ for one transfer request responded,which can meet the requirements of high speed, low power, strong robustness and good reusability inthe design of multiprocessor SoC and network-on-chip.Key words: high-speed low power; different time domains; FIFO; protocol; globally asynchronouslocally synchronous隨著芯片集成度的不斷增加,單一時(shí)鐘信號(hào)產(chǎn)設(shè)計(jì)高速、低功耗"超大規(guī)模集成電路片上系統(tǒng)[2],生的功耗越來(lái)越高,將它分配到整個(gè)芯片的難度也尤其是成為片.上網(wǎng)絡(luò)104芯片的有效方法.在全局越來(lái)越大.全局異步局部同步的設(shè)計(jì)思想已逐步成為異步局部同步系統(tǒng)( globally asynchronous locally收稿日期:2010 07-27;修回 日期:2010-11 26. 基金項(xiàng)目:國(guó)家自然科學(xué)基金(60725415.60971066);國(guó)家“八六三”高技術(shù)研究發(fā)饜計(jì)劃(090A012258 20A01220)0"寬帶腺半超導(dǎo)體”國(guó)家重點(diǎn)實(shí)驗(yàn)室基金(ZHD中國(guó)煤化工生,主要研究方向?yàn)镮P核設(shè)計(jì).VLSI設(shè)計(jì):周端(1957-).女.博士.教授、碩士生導(dǎo)師,主要研究方向YHFi銀堂(1962- -).男.博士.教授.博士生導(dǎo)師.主要研究方向?yàn)樯顏單⒚啄M集成電路及IP核設(shè)計(jì).VLSCN M H G1978- -).男，博士,教 .授.碩士生導(dǎo)師,主要研究方向?yàn)楦咝阅躍ocC/NoC體系結(jié)構(gòu)設(shè)計(jì).第3期彭瑤,等;高速環(huán)形 FIFO的設(shè)計(jì)489synchronous, GALS)中,不同時(shí)鐘域間的通信是其管,讓FIFO的體系結(jié)構(gòu)建立在傳輸控制邏輯和數(shù)設(shè)計(jì)的重點(diǎn)和難點(diǎn).據(jù)傳輸通道分離.數(shù)據(jù)同步化模塊和讀/寫(xiě)指針?lè)蛛xFIFO是實(shí)現(xiàn)不同時(shí)鐘域間數(shù)據(jù)通信的主要方的基礎(chǔ)上,使得本文設(shè)計(jì)的FIFO支持串并結(jié)合的式[s7],通常選撣的設(shè)計(jì)方法有應(yīng)用仲裁機(jī)制、采用數(shù)據(jù)傳輸方式和不同寬度的數(shù)據(jù)傳輸模式,滿足不可停時(shí)鐘和應(yīng)用Gasp(或asp" )協(xié)議等. Cummings同傳輸可靠性的要求;最小傳輸時(shí)延為3個(gè)鎖存器SUNG公司[8]提出的FIFO利用仲裁機(jī)制和格雷碼延時(shí)，提高了數(shù)據(jù)傳輸效率,增強(qiáng)了FIFO 的可重用轉(zhuǎn)換器實(shí)現(xiàn),由發(fā)送端和接收端的計(jì)數(shù)器分別產(chǎn)生性,避免了傳輸亞穩(wěn)態(tài),實(shí)現(xiàn)了不同時(shí)鐘域間數(shù)據(jù)的讀/寫(xiě)指針,并在數(shù)據(jù)傳輸過(guò)程中,通過(guò)比較讀/寫(xiě)指完整高速傳輸.針控制數(shù)據(jù)的傳輸.雖然后續(xù)研究得出一系列優(yōu)化方案[°] ,但都是使用多個(gè)功能塊集成的方法實(shí)現(xiàn),設(shè)FIFO的體系結(jié)構(gòu)和協(xié)議計(jì)復(fù)雜度高. Apperson等(10] 將Cummings SUNG設(shè)計(jì)的FIFO和可停時(shí)鐘相結(jié)合,停止時(shí)鐘易使依環(huán)形體系結(jié)構(gòu)的FIFO解決了多核系統(tǒng)中不同賴時(shí)鐘進(jìn)行數(shù)據(jù)刷新的RAM中數(shù)據(jù)丟失,且多核時(shí)鐘域間的通信問(wèn)題，使讀/寫(xiě)操作并行,數(shù)據(jù)遵從芯片中-一個(gè)核的時(shí)鐘停止后,當(dāng)此核的時(shí)鐘信號(hào)被釋先人先出的順序.由于收發(fā)雙方的工作頻率不同可放時(shí)需要重新對(duì)其他核傳人的數(shù)據(jù)采樣,容易出錯(cuò). .能引起數(shù)據(jù)傳輸亞穩(wěn)態(tài),本文設(shè)計(jì)中著重考慮了這文獻(xiàn)[11-13]應(yīng)用Gasp(或asp" )協(xié)議實(shí)現(xiàn)FIFO,一問(wèn)題.由特別的模塊產(chǎn)生FIFO的讀/寫(xiě)信號(hào)控制FIFO的1.1環(huán)形 FIFO體系結(jié)構(gòu)讀寫(xiě).但該類方法使用捆綁數(shù)據(jù)的Gasp協(xié)議,要求圖1所示為環(huán)形FIFO的體系結(jié)構(gòu)示意圖,其傳輸控制信號(hào)必須嚴(yán)格滿足數(shù)據(jù)傳輸通道的時(shí)序約中,讀/寫(xiě)指針從FIFO的左側(cè)逐次向右移動(dòng),指示束,當(dāng)數(shù)據(jù)傳輸通道改變時(shí),還需根據(jù)改變后的延時(shí)FIFO單元的讀/寫(xiě)狀態(tài);FIFO單元分為傳輸控制模重新設(shè)計(jì)傳輸控制邏輯;且無(wú)法在設(shè)計(jì)中使用標(biāo)準(zhǔn)塊和數(shù)據(jù)傳輸通道2部分,控制模塊通過(guò)與發(fā)送端單元,設(shè)計(jì)復(fù)雜,可移植性差.通過(guò)以上方法設(shè)計(jì)的和接收端握手發(fā)出讀/寫(xiě)指令到數(shù)據(jù)傳輸通道,以控FIFO傳輸數(shù)據(jù)時(shí),數(shù)據(jù)串行貫穿FIFO所有的存儲(chǔ)制數(shù)據(jù)的存儲(chǔ)和輸出,并發(fā)出空/滿信號(hào)到接收端和單元后輸出,傳輸延時(shí)大、功耗高.這些問(wèn)題限制了GALS技術(shù)的發(fā)展和應(yīng)用.發(fā)送端控制數(shù)據(jù)的接收和發(fā)送. FIFO工作時(shí),數(shù)據(jù)本文提出一種可應(yīng)用標(biāo)準(zhǔn)單元進(jìn)行設(shè)計(jì)的環(huán)形先經(jīng)過(guò)各級(jí)FIFO單元間的并行數(shù)據(jù)傳輸通道,而FIFO.通過(guò)采用獨(dú)特的運(yùn)行協(xié)議和傳輸編碼方式，后串行輸出到接收端,從左邊的數(shù)據(jù)傳輸通道開(kāi)始令FIFO的正確運(yùn)行由FIFO級(jí)與級(jí)之間、級(jí)內(nèi)的傳輸,隨著讀/寫(xiě)指針的右移依次使用右邊的數(shù)據(jù)傳傳輸控制模塊和數(shù)據(jù)傳輸通道之間的2種握手監(jiān)輸通道,使用的傳輸通道軌跡呈環(huán)形.數(shù)據(jù)輸入寫(xiě)入讀寫(xiě)控制讀二通道讀出敷據(jù)輸出圖1環(huán)形FIFO體系結(jié)構(gòu)1.2 FIFO 的讀/寫(xiě)協(xié)議為空.本文規(guī)定信號(hào)高電平有效,當(dāng)寫(xiě)控制信號(hào)wr .環(huán)形FIE∩濤/寫(xiě)協(xié)議加下.僅在初始時(shí)刻,將2為1時(shí),數(shù)據(jù)傳輸通道存儲(chǔ)數(shù)據(jù);讀控制信號(hào)rd為個(gè)值中國(guó)煤化工左側(cè)的FIFO單1時(shí)，數(shù)據(jù)輸出到接收模塊.初始化后,FIFO為空，元,YHCNMHGFIFO環(huán)中有且只所有FIFO單元的控制模塊輸出為0,數(shù)據(jù)傳輸通道有一個(gè)寫(xiě)指針和一個(gè)讀指針,它們均順時(shí)針在FIFO490計(jì)算機(jī)輔助設(shè)計(jì)與圖形學(xué)學(xué)報(bào)第23卷環(huán)中傳遞,傳輸軌跡為一個(gè)圓環(huán). FIFO進(jìn)行寫(xiě)操作FIFO運(yùn)行協(xié)議使本文的讀/寫(xiě)指針直接由電路初始時(shí),寫(xiě)指針指向的單元存儲(chǔ)數(shù)據(jù),數(shù)據(jù)存儲(chǔ)結(jié)束后，化后產(chǎn)生的2個(gè)值為“1”的數(shù)據(jù)token形成,為寫(xiě)指針指向下一級(jí)單元;讀操作類似寫(xiě)操作.FIFO體系結(jié)構(gòu)中實(shí)現(xiàn)的2種握手和指針的傳遞方此FIFO運(yùn)行協(xié)議除了像傳統(tǒng)的FIFO設(shè)計(jì)一式奠定了基礎(chǔ).圖2所示為依讀/寫(xiě)協(xié)議所繪的讀/樣通過(guò)分別向發(fā)送端和接收端發(fā)送FIFO_ full與寫(xiě)指針傳遞圖,設(shè)環(huán)的最頂端位置代表編號(hào)為“0”的FIFO_ empty 信號(hào)告知整個(gè)FIFO的空/滿狀態(tài),還FIFO單元,按順時(shí)針?lè)较蚓幪?hào).初始時(shí)刻to讀/寫(xiě)包含了2種握手:- -種是FIFO各個(gè)級(jí)之間的握手，指針都指向編號(hào)為“5”的單元,對(duì)“5”進(jìn)行讀/寫(xiě)操它使得讀/寫(xiě)指針在FIFO環(huán)中順時(shí)針傳遞;另一種作,如圖2a所示;一個(gè)讀寫(xiě)周期后,to +1時(shí)刻對(duì)“0”是每一-級(jí)的傳輸通道和傳輸控制模塊之間的握手，進(jìn)行讀/寫(xiě),如圖2b所示.實(shí)際中,讀/寫(xiě)指針的傳遞它使FIFO在數(shù)據(jù)傳輸時(shí)可以在傳輸通道中適當(dāng)可能不同步,FIFO傳輸數(shù)據(jù)時(shí)無(wú)需等待FIFO單元地對(duì)傳輸?shù)臄?shù)據(jù)進(jìn)行編碼,以獲得更好的傳輸質(zhì)量..完成一個(gè)讀/寫(xiě)周期,本級(jí)單元的寫(xiě)操作完成后即可這2種握手使FIFO可以應(yīng)用串并結(jié)合的方式進(jìn)行應(yīng)用下一級(jí)單元傳輸新數(shù)據(jù),有效地節(jié)省了總傳輸數(shù)據(jù)傳輸,加快了FIFO的傳輸速度.此外，獨(dú)特的時(shí)間.P_wrPL rdPt wrPrdro0Q尚o~ora to時(shí)刻的讀/寫(xiě)指針b t0o時(shí)刻的讀/寫(xiě)指針圖2 FIFO 環(huán)中讀/寫(xiě)指針傳遞示意圖1.3 數(shù)據(jù)傳輸通道編碼其適用性,使FIFO的寬度可變,本文在設(shè)計(jì)中將為了保證FIFO數(shù)據(jù)通信的質(zhì)量,令最低位有FIFO單元分成傳輸控制模塊和數(shù)據(jù)傳輸通道2部.效,對(duì)最低位數(shù)據(jù)進(jìn)行雙軌編碼,以監(jiān)測(cè)數(shù)據(jù)傳輸.分.傳輸控制模塊負(fù)責(zé)讀/寫(xiě)指針的傳遞和發(fā)出讀/雙軌碼4與二進(jìn)制碼的轉(zhuǎn)換關(guān)系如表1所示,它是寫(xiě)指令,數(shù)據(jù)傳輸通道負(fù)責(zé)數(shù)據(jù)的存儲(chǔ)和輸出.一種傳輸歸零碼,用2條傳輸線(dt,df)代表1 bit2.1FIFO單元的電路實(shí)現(xiàn)數(shù)據(jù),二者不全為“0”或不全為“1"表示數(shù)據(jù)有效.使圖3所示為傳輸控制模塊示意圖,用于控制數(shù)用雙軌碼,既可用異或門確定數(shù)據(jù)的有效性,又可保據(jù)的讀寫(xiě),其中initial為電路初始化信號(hào).為實(shí)現(xiàn)不證數(shù)據(jù)高速穩(wěn)定傳輸,其電路將在第2節(jié)介紹.同時(shí)鐘域間的數(shù)據(jù)傳輸,本文引入發(fā)送端時(shí)鐘作為FIFO讀時(shí)鐘,接收端時(shí)鐘為FIFO寫(xiě)時(shí)鐘.依照讀/表1二進(jìn)制轉(zhuǎn)雙軌碼的編碼表寫(xiě)協(xié)議,發(fā)送端的發(fā)送使能信號(hào)en_ put、寫(xiě)指針pt_雙軌碼數(shù)據(jù)二進(jìn)制數(shù)據(jù)wr_ in 和寫(xiě)時(shí)鐘信號(hào)clk1共同控制數(shù)據(jù)傳輸通道dt存儲(chǔ)數(shù)據(jù),通過(guò)將FIFO每一級(jí)單元輸出的wr_ en信號(hào)相“或”,產(chǎn)生空/滿信號(hào),告知發(fā)送端FIFO的空/滿狀態(tài).同樣,接收端的接收使能信號(hào)en_ get.讀指針pt_rd_in與讀時(shí)鐘信號(hào)clk2控制數(shù)據(jù)傳輸通未用道傳出數(shù)據(jù),FIFO每- -級(jí)單元輸出的re_ .en 信號(hào)相“或”,產(chǎn)生空/滿信號(hào),告知接收端FIFO的數(shù)據(jù)存2FIFO的電路設(shè)計(jì)和分析儲(chǔ)情況中國(guó)煤化工YHC N M H G.空/滿控制模塊FIFO由功能相同的FIFO單元組成,為了增強(qiáng)和接收控制模塊3部分組成.發(fā)送控制模塊通過(guò)和第3期彭瑤,等:高速環(huán)形 FIFO的設(shè)計(jì)491發(fā)送端握手控制FIFO的寫(xiě)操作，完成不同工作頻儲(chǔ),并進(jìn)行同步化.當(dāng)單元的讀指針pi. rd_ in為高，率下傳輸數(shù)據(jù)的同步化,并把FIFO的存儲(chǔ)信息告且接收端的接收使能信號(hào)en_ .get 為高,讀時(shí)鐘clk2知發(fā)送端，以控制發(fā)送端發(fā)送數(shù)據(jù).空/滿控制模塊升高時(shí),則讀信號(hào)re升高,它被分別送入數(shù)據(jù)傳輸將本級(jí)FIFO單元的空/滿信息告知發(fā)送控制模塊通道和空/滿控制模塊,并允許數(shù)據(jù)傳輸通道中存儲(chǔ)和接收控制模塊;接收控制模塊和接收端握手控制的數(shù)據(jù)輸出若此時(shí)wr信號(hào)不為高,則空/滿控制模FIFO的讀操作,并對(duì)數(shù)據(jù)進(jìn)行同步化.初始化后，塊中empty信號(hào)被激發(fā),告知發(fā)送控制模塊,數(shù)據(jù)FIFO為空.當(dāng)發(fā)送端的發(fā)送使能信號(hào)en_put為高已傳出,同時(shí)進(jìn)行同步化.數(shù)據(jù)傳輸通道在輸出數(shù)據(jù)時(shí),數(shù)據(jù)準(zhǔn)備好,寫(xiě)時(shí)鐘clk1升高寫(xiě)指針信號(hào)pt_后將產(chǎn)生rack信號(hào),將其返回到發(fā)送控制模塊和接wr_in有效,寫(xiě)控制信號(hào)wr被分別發(fā)送到數(shù)據(jù)傳輸收控制模塊,使發(fā)送端可發(fā)送新的數(shù)據(jù),并傳遞讀指通道和空/滿控制模塊,數(shù)據(jù)傳輸通道存儲(chǔ)數(shù)據(jù),完針到下一級(jí)FIFO單元;同樣,接收控制模塊傳出讀成寫(xiě)操作.同時(shí),若re信號(hào)不為高,空/滿控制模塊指針.此FIFO工作方式使得不必等待接收端接收中full 信號(hào)升高,則告知接收控制模塊數(shù)據(jù)已存數(shù)據(jù)即可進(jìn)行新的傳送工作.initialp_wr_outDFFrackY.SYN inital空凹mDyDU .MUTEX，initual_fu呂DFSYN塊purdin4pu_rd_out上initislεδ鄂圖3傳輸控制模塊數(shù)據(jù)傳輸通道實(shí)現(xiàn)數(shù)據(jù)的傳輸功能.為保證通其中rack信號(hào)是應(yīng)用雙軌編碼產(chǎn)生的反饋信號(hào).信質(zhì)量,特別采用了雙軌編碼的方式檢測(cè)最低位數(shù)這里中國(guó)煤化工官,rack信號(hào)升高據(jù),如圖4所示.以寬度為1字節(jié)的傳輸通道為例，說(shuō)明IYHCNMHG它被傳送到傳輸wr信號(hào)控制數(shù)據(jù)的存儲(chǔ),re信號(hào)控制數(shù)據(jù)的傳輸，控制模 塊,從而控制FIFO讀/寫(xiě)指針的傳遞;否則，492計(jì)算機(jī)輔助設(shè)計(jì)與圖形學(xué)學(xué)報(bào)第23卷讀/寫(xiě)指針的傳輸停駐.握手的設(shè)計(jì)方式減少了對(duì)存儲(chǔ)通道和控制模塊的時(shí)序約束,增強(qiáng)了FIFO的傳i_--h輸穩(wěn)定性.數(shù)據(jù)傳出后,通過(guò)FIFO底端的數(shù)據(jù)串行em_put傳輸通路傳遞到接收端(如圖1所示),FIFO的讀/寫(xiě)協(xié)議使得每級(jí)的數(shù)據(jù)依序輸出.串行數(shù)據(jù)傳輸通full道只由一組D觸發(fā)器組成,其個(gè)數(shù)與數(shù)據(jù)寬度相同.TL廠氣1 latchDFF圖6空/滿控制模塊D| latch當(dāng)發(fā)送端和接收端工作頻率不同時(shí),為避免傳latch輸亞穩(wěn)態(tài)需要進(jìn)行同步化.本文將同步模塊與空/滿控制模塊分開(kāi),,在發(fā)送控制模塊與接收控制模塊中atch- toy rom- rmg pese使用同步器完成同步化,如圖3所示.同步器中數(shù)據(jù):的同步時(shí)間和時(shí)鐘頻率成反比(51,可根據(jù)所需的平gtPae均出錯(cuò)時(shí)間選擇合適的全周期或半周期同步化級(jí)來(lái)_ | latchJODFFI ret組成,2個(gè)D觸發(fā)器組成最簡(jiǎn)單的全周期同步器.本. clk2。文的設(shè)計(jì)使只改變同步化級(jí)的個(gè)數(shù),不改變FIFO2的體系結(jié)構(gòu),FIFO即可滿足不同可靠性的要求.當(dāng)圖4部分?jǐn)?shù)據(jù)傳輸 通逍同步器級(jí)數(shù)為K.m時(shí),它與FIFO中單元個(gè)數(shù)Nme .2.2電路分析之間的關(guān)系為Nug≥Km +1.圖5所示為發(fā)送控制模塊的時(shí)序.寫(xiě)指針通過(guò)一個(gè)與門和一個(gè)上升沿有效的D觸發(fā)器置wr為高3仿真結(jié)果和分析電平,同時(shí)通過(guò)一個(gè)同樣的D觸發(fā)器向下一級(jí)傳遞寫(xiě)指針,傳輸時(shí)延與D觸發(fā)器的響應(yīng)時(shí)間和時(shí)鐘周3.1 FIFO 的性能分析期相關(guān),理論上耗時(shí)一個(gè)時(shí)鐘周期;接收控制模塊的基于SMIC0.18μm標(biāo)準(zhǔn)CMOS工藝Spice模時(shí)序與發(fā)送控制模塊相似.空/滿控制模塊的時(shí)序描型,在電源電壓為1.8V情況下，應(yīng)用Cadence述如圖6所示,由互斥邏輯和與門組成,full與Spectre對(duì)本文所設(shè)計(jì)的通信接口進(jìn)行仿真驗(yàn)證.emply信號(hào)的產(chǎn)生由wr信號(hào)與re信號(hào)共同決定.1)檢驗(yàn)FIFO的數(shù)據(jù)傳輸功能.設(shè)計(jì)一個(gè)采用結(jié)合圖4的數(shù)據(jù)存儲(chǔ)模塊,可得出數(shù)據(jù)從輸人到輸2級(jí)同步器的3級(jí)FIFO,對(duì)發(fā)送端時(shí)鐘頻率和接收出的延時(shí)為3個(gè)latch時(shí)延.端時(shí)鐘頻率不同與相同的情況分別進(jìn)行了仿真.在同步、快到慢和慢到快3種情況下,FIFO均可實(shí)現(xiàn)數(shù)據(jù)的完整快速傳輸.由于發(fā)送控制模塊與發(fā)送端tn_pu-通過(guò)握手控制數(shù)據(jù)的發(fā)送，當(dāng)發(fā)送頻率遠(yuǎn)高于接收pt_wr_in頻率時(shí),FIFO可能被填滿, FIFO_ full 信號(hào)升高并PL_wr_our告知發(fā)送端存儲(chǔ)空間已滿，發(fā)送端暫停發(fā)送數(shù)據(jù),直到FIFO不滿,以有效地防止傳輸“阻塞”，如圖7a所示.相應(yīng)地,當(dāng)接收頻率遠(yuǎn)高于發(fā)送頻率可能發(fā)生empry升高,接收端暫停讀數(shù)中國(guó)煤化工圖7b所示.本文w_enFIFCYHCNMHG辦議，依照協(xié)議運(yùn).圖5發(fā)送控制模塊行的FIFO讀/寫(xiě)指針傳遞過(guò)程如圖8所示.第3期彭瑤,等:高速環(huán)形 FIFO的設(shè)計(jì)493Tronrient RerponseTronplent Response; /0882; /dB02_180m18:/0011.9 : /H88...19 FroM..h_.O-1i。 :/60..........: /dcto8，A /eote-100mEL..-mmmnnnnnnnnnn. :_1nnnonnnnnnnncRnnnnnnpnnnnnng.time(o)a快到慢b慢到快圖7部分?jǐn)?shù)據(jù)傳輸 波形圖3級(jí)FIFO和6級(jí)FIFO分別進(jìn)行了仿真. FIFO傳輸數(shù)據(jù)的總延時(shí)為681 ps,關(guān)鍵路徑為696ps.可支息:/pL102持的發(fā)送端最大工作頻率為1. 75GHz,接收端最大-100m工作頻率為1.77GHz. 3級(jí)FIFO以數(shù)據(jù)項(xiàng)為傳輸單位，獲得最大吞吐量為1. 44 GDI/s,在接收端和發(fā)送端工作頻率為1GHz、接口環(huán)形FIFO初始狀態(tài)為空的前提下,以字節(jié)為單位進(jìn)行傳輸,接口工作頻率為1GHz時(shí),測(cè)得平均動(dòng)態(tài)功耗為6. 45 mW,每響應(yīng)一個(gè)傳輸請(qǐng)求的平均能耗為6.45pJ.仿真得出lmiinnn.nnnnn.nn.6級(jí)FIFO的最大吞吐量為2. 13GDI/s,說(shuō)明可通過(guò)增加環(huán)形FIFO級(jí)數(shù)獲得更大的吞吐量.3.2與其他 設(shè)計(jì)的比較本文以深度為3的FIFO為例，與其他FIFO .圖8讀/寫(xiě)指針傳遞 的部分波形圖實(shí)現(xiàn)方法在總延時(shí)、吞吐量、數(shù)據(jù)傳輸安全性和設(shè)計(jì)2)測(cè)量FIFO的傳輸延時(shí)、關(guān)鍵路徑和吞吐量結(jié)構(gòu)等方面進(jìn)行了比較,結(jié)果如表2所示.文獻(xiàn)[11]等性能指標(biāo).在采用2級(jí)全周期同步器的前提下,對(duì)中每個(gè)FIFO單元的傳輸周期為440ps,其串行傳表2不同F(xiàn)IFO的比較總延時(shí)吞吐量傳輸方式通信質(zhì)量功耗中設(shè)計(jì)方式實(shí)現(xiàn)思想本文方法681ps1. 44GDI/s串并結(jié)合保證0.81mJ標(biāo)準(zhǔn)單元/全定制 環(huán)形輪循調(diào)度文獻(xiàn)[11]≥880 ps<1. I4GH2D申行傳輸不保證全定制Gasp與可停時(shí)鐘文獻(xiàn)[10]，1300 ps0. 77 GDI/s串行傳輸1.11mJ標(biāo)準(zhǔn)單元/金定制 仲藏與可停時(shí)鐘注:①由于此設(shè)計(jì)方法貝能支持單比特?cái)?shù)據(jù)傳輸,故單位為GHz.②各個(gè)設(shè)計(jì)傳輸1G數(shù)據(jù)所消耗的能量，輸最少需要2個(gè)FIFO單元,所以最小傳輸延時(shí)為而文獻(xiàn)[11]只能以比特為單位進(jìn)行傳輸,可移植性880 ps.本文采用串并結(jié)合的傳輸方式，數(shù)據(jù)從FIFO差. 文戴「12]中思與女獻(xiàn)F11相似的方法設(shè)計(jì)了矩單元中傳出即可使用串行通道傳輸?shù)浇邮斩?與此形中國(guó)煤化工央的增多使其功耗同時(shí),下一級(jí)FIFO單元也在接收新的數(shù)據(jù),節(jié)約了更YHCNMHG的級(jí)數(shù)也可獲得傳輸時(shí)間,故本文設(shè)計(jì)在傳輸大量數(shù)據(jù)時(shí)速度更快;更高的吞吐量. 本文FIFO為滿時(shí)將發(fā)信號(hào)到發(fā)送494計(jì)算機(jī)輔助設(shè)計(jì)與圖形學(xué)學(xué)報(bào)第23卷端使其停止發(fā)送數(shù)據(jù),致使發(fā)送端中相應(yīng)的模塊呈模塊中應(yīng)用同步器避免亞穩(wěn)態(tài),使FIFO在自身體保持狀態(tài),不再隨著時(shí)鐘的翻轉(zhuǎn)而翻轉(zhuǎn);當(dāng)FIFO為系結(jié)構(gòu)下能滿足不同傳輸可靠性的要求;最后應(yīng)用空時(shí)接收端也呈相同狀態(tài),降低了動(dòng)態(tài)功耗.又由于雙軌編碼方式設(shè)計(jì)數(shù)據(jù)傳輸通道,保證了數(shù)據(jù)傳輸本文采用串并結(jié)合的傳輸方式，數(shù)據(jù)無(wú)需逐級(jí)貫穿質(zhì)最.實(shí)驗(yàn)結(jié)果表明,此FIFO可支持?jǐn)?shù)據(jù)在不同時(shí)FIFO即可完成傳輸,數(shù)據(jù)傳輸引起的功耗也被降鐘域間的完整快速傳輸,具有吞吐量大.功耗低、魯.低了,由表2可以看出本文FIFO在功耗方面存在棒性強(qiáng)和重用性好等特點(diǎn).的優(yōu)勢(shì).文獻(xiàn)[10]中的FIFO由格雷碼轉(zhuǎn)換器、加法器、存儲(chǔ)邏輯等模塊組成，相比之下,本文設(shè)計(jì)更簡(jiǎn)參考文獻(xiàn)( References) :易、低功耗.文獻(xiàn)[16]在FIFO設(shè)計(jì)中具有廣泛影響意義,此設(shè)計(jì)在魯棒性方面有較好的表現(xiàn).但以下兩[1] Clermidy F，Bernard C, Lemnaire R. et al. A 477mW點(diǎn)令本文設(shè)計(jì)在魯棒性和可移植性方面表現(xiàn)更佳:NoC-based digitnl bascband for MIMO 4G SDR [C] 11本文設(shè)計(jì)將FIFO級(jí)中的傳輸控制模塊和數(shù)據(jù)傳輸Proceedings of IEE International Solid-State CircuitsConference. Piscataway; IEE Computer Society Press,通道分離,傳輸控制模塊采用握手協(xié)議控制傳輸通2010，278-279道中數(shù)據(jù)的存儲(chǔ)與輸出,使得可在傳輸通道中對(duì)數(shù)[2] Shin J L, Tam K, Huang D, et al. A 40nm 16-core據(jù)進(jìn)行適當(dāng)?shù)鼐幋a以提高數(shù)據(jù)傳輸?shù)馁|(zhì)量,本文選128- thread CMT SPARC SoC proessor [C] /Proeedings of用了簡(jiǎn)單的雙軌編碼對(duì)數(shù)據(jù)傳輸進(jìn)行了檢測(cè)以保證IEEE International Solid-State Circuits Conference.通信;本文在設(shè)計(jì)中將空/滿控制與讀/寫(xiě)指針?lè)蛛x，Piscataway: IEEE Computer Society Press 2010; 98-99因此可在不改變FIFO體系結(jié)構(gòu)的情況下通過(guò)增加[3] HowardJ, Dighe S, Hoskote Y, etal. A 48-core IA-32message passing proceser with DVFS in 45nm CMOS[C] II同步器的級(jí)數(shù)和FIFO的級(jí)數(shù),使FIFO滿足不同Proceedings of IEEE International Solid-State Circuits傳輸可靠性的要求.此外，文獻(xiàn)[16]需要在FIFO各Conference. Piscataway: IEEE Computer Society Press.級(jí)之外添加專門的空/滿檢測(cè)來(lái)保證FIFO的傳輸,2010, 108-109設(shè)計(jì)這種空/滿檢測(cè)模塊需使用全定制設(shè)計(jì)的單元，[4] Lai Mingche, Wang Zhiying, Dai Kui. A novel performance使得整個(gè)FIFO不能完全使用標(biāo)準(zhǔn)單元的方法進(jìn)行analysis approach for network on chip based on analytical設(shè)計(jì),延長(zhǎng)了設(shè)計(jì)周期.文獻(xiàn)[17]也是一種環(huán)形結(jié)構(gòu)router modeling [J]. Journal of Computer - Aided Design &的FIFO,但它的FIFO運(yùn)行協(xié)議和本文不同,使得Computer Graphics, 2009. 21(3); 339-345 (in Chinese)讀/寫(xiě)指針產(chǎn)生方式以及FIFO的空/滿檢測(cè)方式都(贛明激，王志英，戴獒. 基于路由器解析式模型的NoC網(wǎng)絡(luò)性能分析方法[J].計(jì)算機(jī)輔助設(shè)計(jì)與圖形學(xué)學(xué)報(bào)。2009,與本文不同,而本文的方式更簡(jiǎn)單易行,當(dāng)選用與文21(3): 339-345)獻(xiàn)[17]相同的工藝尺寸實(shí)現(xiàn)時(shí),本文方法在吞吐量[5] Hasan S R, Belanger N, Savaria Y. All-digital skew-tolerant方面表現(xiàn)會(huì)更好;并且,文獻(xiàn)[17]中FIFO單元的利interfacing method for 8ystemns with rational frequency ratios用率低于本文,當(dāng)還有一個(gè)FIFO級(jí)為空時(shí)就被認(rèn)among multiple clock domains: leveraging a priori timing為FIFO已滿,浪費(fèi)了存儲(chǔ)空間,又因?yàn)樵谠O(shè)計(jì)中大information [C] /Proceedings of Microsystems anNanolectronics Research Conference. Piscataway; IEEE量使用了三態(tài)門,所以數(shù)據(jù)傳輸?shù)姆€(wěn)定性也不及本Computer Society Press, 2008; 129-132文.綜上,本文環(huán)形結(jié)構(gòu)的FIFO在保證通信質(zhì)量的[6] LiuZ w. Xie M. An efetive AS FIFO design for multiple前提下具有吞吐量大.功耗低和可移植性好的特點(diǎn).asynchronous clock data trasnision [C] /Proceedigso ofInternational Conference on Communications. Circuits and4綜語(yǔ)Systems. Piscataway: IEEE Computer Society Press, 2008;960-963本文提出了新型FIFO體系結(jié)構(gòu),制定了FIFO[7] Konstedinidis G K，Normoyle K，Wong S, et al.運(yùn)行協(xié)議,并設(shè)計(jì)出一種新穎的環(huán)形FIFO.它采用lmplementation of 8 third-generation 1.1 -GHz 64-bitmicroprocessor [J]. IEEE Journal of Solid-State Circuits.串并結(jié)合的傳輸方式,先將FIFO的數(shù)據(jù)傳輸通道2002. 37(11); 1461-1469與傳輸控制模塊分開(kāi),使數(shù)據(jù)在傳輸時(shí)無(wú)需逐級(jí)貫8]riping techniques for穿整個(gè)FIFO,在減少傳輸延時(shí)的同時(shí)能支持不同中國(guó)煤化工m Irp寬度的數(shù)據(jù)傳輸;同時(shí)將FIFO控制模塊中空/滿控HC N M H G. Boston Sunburt制邏輯和同步器分離,在發(fā)送控制模塊和接收控制Design, 2001; 16-20