第9卷第5期軟件導(dǎo)刊Vol 9 No52010年5月Software GuiEDA技術(shù)及其應(yīng)用宋春雷(江蘇自動(dòng)化研究所計(jì)算機(jī)事業(yè)部,江蘇連云港22006)摘要:首先闡了EDA技術(shù)的基本概念和發(fā)展過程,然后從幾個(gè)不同的方面介紹EDA的基本特征,最后著重分析EDA技術(shù)在設(shè)計(jì)過程中兩個(gè)不同層次上的工作流程,即電路級設(shè)計(jì)和系純級設(shè)計(jì),引入了一種自頂向下的高層次電子設(shè)計(jì)方法。關(guān)鍵詞:EDA;電子;技術(shù);系統(tǒng);設(shè)計(jì)中圖分類號(hào):TP31文獻(xiàn)標(biāo)識(shí)碼:A文章編號(hào):1672-7800(2010)05-0045-02產(chǎn)品開發(fā)1EDA技術(shù)的基本特征半定制ASC芯片的版圖設(shè)計(jì)方法分為門陣列設(shè)計(jì)法和標(biāo)準(zhǔn)單元設(shè)計(jì)法,這兩種方法都是約束性的,其主要目的就是簡EDA代表了現(xiàn)代電子設(shè)計(jì)技術(shù)最先進(jìn)的發(fā)展方向,它的化設(shè)計(jì),以犧牲芯片性能為代價(jià)來縮短開發(fā)時(shí)間?；咎卣魇?設(shè)計(jì)人員按照“自頂向下”的設(shè)計(jì)方法對整個(gè)電可編程邏輯芯片與上述掩膜ASC的不同之處在于:設(shè)計(jì)子系統(tǒng)進(jìn)行方案設(shè)計(jì)和功能劃分,系統(tǒng)的關(guān)鍵電路用一片或幾片專用集成電路(ASIC)實(shí)現(xiàn)然后采用硬件描述語言(HDL)完人員完成版圖設(shè)計(jì)后,在實(shí)驗(yàn)室內(nèi)就可以燒制出自己的芯片,無須IC廠家的參與,縮短了開發(fā)周期。成系統(tǒng)行為級設(shè)計(jì),最后通過綜合器和適配器生成最終的目標(biāo)可編程邏輯器件自上世紀(jì)70年代以來,經(jīng)歷了PAL器件,這樣的設(shè)計(jì)方法被稱為高層次的電子設(shè)計(jì)方法。下面介GAL CPLD、FGA幾個(gè)發(fā)展階段,其中CPLD/FPGA屬高密度紹與EDA基本特征有關(guān)的幾個(gè)概念可編程邏輯器件,目前集成度已高達(dá)200萬門/片,它將掩膜11“自頂向下”的設(shè)計(jì)方法ASC集成度高的優(yōu)點(diǎn)和可編程邏輯器件設(shè)計(jì)生產(chǎn)方便的特點(diǎn)高層次的電子設(shè)計(jì)給我們提供了一種“自頂向下”(TP結(jié)合在一起,很適合樣品研制或小批量產(chǎn)品開發(fā)使產(chǎn)品能盡Down)的設(shè)計(jì)方法,這種設(shè)汁方法首先從系統(tǒng)設(shè)計(jì)人手,在頂快上市。而當(dāng)市場擴(kuò)大時(shí),它又可以很容易地轉(zhuǎn)由掩膜ASC層進(jìn)行功能方框圖的劃分和結(jié)構(gòu)設(shè)計(jì)。在方框圖一級進(jìn)行仿實(shí)現(xiàn),因此也降低了開發(fā)風(fēng)險(xiǎn)。真、糾錯(cuò)。并用硬件描述語言對高層次的系統(tǒng)行為進(jìn)行描述在系統(tǒng)一級進(jìn)行驗(yàn)證。然后,用綜合優(yōu)化工具生成具體門電路的上述ASC芯片,尤其是CPLD/FGA器件,已成為現(xiàn)代高層次電子設(shè)計(jì)方法的實(shí)現(xiàn)載體。網(wǎng)表,其對應(yīng)的物理實(shí)現(xiàn)級可以是印刷電路板或?qū)Ｓ眉呻娐?3硬件描述語言(ASIC)。設(shè)計(jì)者僅需利用軟件的方式,即利用硬件描述語言和硬件描述語言(HDL- Hardware Description Language)是一EDA軟件來完成對系統(tǒng)硬件功能的實(shí)現(xiàn)。12ASIC芯片技術(shù)種用于電子系統(tǒng)硬件設(shè)計(jì)的計(jì)算機(jī)語言,它用軟件編程的方式來描述電子系統(tǒng)的邏輯功能、電路結(jié)構(gòu)和連接形式,與傳統(tǒng)的隨著現(xiàn)代電子產(chǎn)品的復(fù)雜度日益提高,一個(gè)電子系統(tǒng)可能由數(shù)萬個(gè)中小規(guī)模集成電路構(gòu)成,同時(shí)也帶來了體積大、功耗門級描述方式相比,它更適合大規(guī)模電子系統(tǒng)的設(shè)計(jì)。硬件描述語言可以在3個(gè)層次上進(jìn)行電路描述,其層次由高到低分為大、可靠性差的問題解決這一問題的有效方法之一就是采用ASC芯片進(jìn)行設(shè)計(jì)。ASC芯片按照設(shè)計(jì)方法的不同可以分行為級、R級和門電路級。常用硬件描述語言有 WDL verily為:全定制ASIC,半定制ASIC,可編程ASC(也稱為可編程邏和ⅤHDL語言等。輯器件)。2EDA技術(shù)的設(shè)計(jì)方法設(shè)計(jì)全定制ASC芯片時(shí),設(shè)計(jì)師要定義芯片上所有晶體管的幾何圖形和工藝規(guī)則,最后再將設(shè)計(jì)結(jié)果交由IC廠家掩21中國煤化工膜制造完成。優(yōu)點(diǎn)是:芯片可以獲得面積利用率高、速度快、功CNMHG電子工程師接受系統(tǒng)設(shè)耗低等最優(yōu)性能。缺點(diǎn)是:開發(fā)周期長費(fèi)用高只適合大批量計(jì)任H刀乘,問時(shí)安選擇能實(shí)現(xiàn)該方案的合適作者簡介:宋春雷(1982-),男,江蘇漣水人,江蘇自動(dòng)化研究所計(jì)算機(jī)事業(yè)部助理工程師研究方向?yàn)榭箰毫迎h(huán)境加圃計(jì)算機(jī)。46軟件導(dǎo)刊2010年元器件,然后根據(jù)所選元器件設(shè)計(jì)原理圖。接著進(jìn)行第一次仿生成門級描述的網(wǎng)表這是將高層次描述轉(zhuǎn)化為硬件電路的關(guān)真,包括數(shù)字電路的邏輯模擬、故障分析、模擬電路的交直流分鍵步驟。綜合優(yōu)化是針對ASIC芯片供應(yīng)商的某一產(chǎn)品系列進(jìn)析和瞬態(tài)分析。系統(tǒng)在進(jìn)行仿真時(shí),必須要有元件模型庫的支行的,需要在相應(yīng)的廠家綜合庫支持下才能完成綜合后,可利持,計(jì)算杋上模擬的輸入輸出波形代替了實(shí)際電路調(diào)試中的信用產(chǎn)生的網(wǎng)表文件進(jìn)行適配前的時(shí)序仿真仿真過程不涉及具號(hào)源和示波器。這一次仿真主要是檢驗(yàn)設(shè)計(jì)方案在功能方面的體器件的硬件特性較為粗略。正確性。仿真通過后,根據(jù)原理圖產(chǎn)生的網(wǎng)絡(luò)表進(jìn)行PCB板的第五步:利用適配器將綜合后的網(wǎng)表文件針對某一具體的自動(dòng)布局布線。在制作PCB板之前還可以進(jìn)行后分析,包括熱目標(biāo)器件進(jìn)行邏輯映射操作,包括底層器件配置邏輯分割、邏分析、噪聲及串?dāng)_分析、電磁兼容分析和可靠性分析等,并且可輯優(yōu)化和布局布線以將分析后的結(jié)果參數(shù)反饋回原理圖,進(jìn)行第二次仿真,也稱第六步:將適配器產(chǎn)生的器件編程文件通過編程器或下載電為后仿真,后仿真主要是檢驗(yàn)PCB板在實(shí)際工作環(huán)境中的可纜載入到目標(biāo)芯片F(xiàn)PGA或CPD中。如果是大批量產(chǎn)品開發(fā),行性通過更換相應(yīng)的廠家綜合庫,可以很容易轉(zhuǎn)由ASC形式實(shí)現(xiàn)可見,EDA技術(shù)在電路級設(shè)計(jì)方面的應(yīng)用使電子工程師系統(tǒng)劃分在實(shí)際的電子系統(tǒng)產(chǎn)生之前,就可以全面了解系統(tǒng)的功能特性vHDL或圖形方式輸入和物理特性,從而將開發(fā)過程中出現(xiàn)的缺陷消滅在設(shè)計(jì)階段既縮短了開發(fā)時(shí)間,也降低了開發(fā)成本。編譯器系統(tǒng)設(shè)計(jì)代碼級功能傷真元件符號(hào)庫原理圖設(shè)計(jì)「家綜合庫綜合器元件糗型庫系統(tǒng)仿真適配前時(shí)序傷真自動(dòng)布布線PCB后分折適配后仿真模型器件編程文件制作PCB制什PCB適配后時(shí)序仿真圖2系統(tǒng)級設(shè)計(jì)工作流程圖1電路級設(shè)計(jì)工作流程3結(jié)束語22系統(tǒng)級設(shè)計(jì)系統(tǒng)級設(shè)計(jì)工作流程如圖2所示。系統(tǒng)級設(shè)計(jì)是一種“概21世紀(jì)是EDA技術(shù)的高速發(fā)展時(shí)期,EDA技術(shù)是現(xiàn)代電念驅(qū)動(dòng)式”設(shè)計(jì)設(shè)計(jì)人員無須通過門級原理圖描述電路,而是子系統(tǒng)設(shè)計(jì)技術(shù)的重要發(fā)展方向之一。隨著集成電路技術(shù)的高針對設(shè)計(jì)目標(biāo)進(jìn)行功能描述。由于擺脫了電路細(xì)節(jié)的束縛,設(shè)速發(fā)腰數(shù)字系統(tǒng)正朝著更高集成度、超微型化高性能高可計(jì)人員可以把精力集中于創(chuàng)造性概念構(gòu)思與方案上,一且這些靠性和低功耗的系統(tǒng)級芯片(SoC, System on Chip)方向發(fā)展,概念構(gòu)思以高層次描述的形式輸入計(jì)算機(jī)后,EDA系統(tǒng)就能借助于硬件描述語言的國際標(biāo)準(zhǔn)VHDL和強(qiáng)大的EDA工具以規(guī)則驅(qū)動(dòng)的方式自動(dòng)完成整個(gè)設(shè)計(jì)?？蓽p少設(shè)計(jì)風(fēng)險(xiǎn)并編短周期,隨著VHDL語言使用范圍的日系統(tǒng)級設(shè)計(jì)的步驟如下益擴(kuò)大,必將給硬件設(shè)計(jì)領(lǐng)域帶來巨大的變革。第一步:按照“自頂向下"的設(shè)計(jì)方法進(jìn)行系統(tǒng)劃分。參考文獻(xiàn):第二步:輸入VHDL代碼,這是系統(tǒng)級設(shè)計(jì)中最為普遍的輸入方式。此外,還可以采用圖形輸入方式(框圖狀態(tài)圖等),[1]譚會(huì)生張昌凡EDA技術(shù)及應(yīng)用[M]西安:西電子科技大季這種輸入方式具有直觀、容易理解的優(yōu)點(diǎn)。出版社,200l第三步:將以上的設(shè)計(jì)輸入編譯成標(biāo)準(zhǔn)的VHDL文件。對[2】 ALTERA公司 DATA BOC0K[M]北京:清華大學(xué)出版社,199于大型設(shè)計(jì),還要進(jìn)行代碼級的功能仿真,主要是檢驗(yàn)系統(tǒng)功[3] ALTERA公司ADHL語言[M]北京:清華大學(xué)出版社,1998能設(shè)計(jì)的正確性,因?yàn)閷τ诖笮驮O(shè)計(jì),綜合、適配要花費(fèi)數(shù)小[4]劉寶琴 ALTERA可編程邏器件及其應(yīng)用[M]北京:清華大學(xué)出版杜,1995時(shí),在綜合前對源代碼仿真就可以大大減少設(shè)計(jì)重復(fù)的次數(shù)[5]宋萬杰,羅率,昊順君CPLD技術(shù)及應(yīng)用[M]西安:西安電子科和時(shí)間,一般情況下,可略去這一仿真步驟技大學(xué)出版社,1999第四步:利用綜合器對ⅤHDL源代碼進(jìn)行綜合優(yōu)化處理,中國煤化工(貴任城樣:*光)CNMHG